PIPELINED 日本語 意味 - 日本語訳 - 英語の例文

• パイプライン
• パイプライン化された

英語 での Pipelined の使用例とその 日本語 への翻訳

Stage pipelined processing.
段階パイプライン処理。

Environmental automatically pipelined painting.
環境の自動的に導管で送られた絵画。

Like any other pipelined HTTP/1.1 request, data to be tunnel may be sent immediately after the blank line.
いかなる他のパイプライン化されたHTTP/1.1リクエストと同様に、トンネルを通すべきデータを、空白行の直後に送ることができる。

Handle multiple transformations, in parallel or pipelined.
複数の、並列またはパイプラインの変換の取り扱い。

Keep-alive and pipelined connections support;
キープアライブとパイプライン接続のサポート。

This operation needs large amounts of memory to materialize the intermediate result(not pipelined).
この処理は、中間結果(パイプライン化されていないもの)をマテリアライズするために、非常に多くのメモリを必要とします。

The device uses the 32-bit, pipelined, highly efficient MAXQ30 microcontroller core.
このデバイスは、パイプライン方式の高効率32ビットMAXQ30マイクロコントローラコアを使用しています。

Nevertheless there are databases that cannot properly use an ASC/DESC index for a pipelined group by.
しかし、パイプライン化されたgroupbyに、ASCやDESC付きのインデックスを正しく使えないデータベースも存在します。

Sort operations cannot be executed in a pipelined manner- this can become a problem for large data sets.
ソート処理は、パイプラインのようには実行できないのです。これは、データセットが大きい時に、問題になります。

Using filesort” needs large amounts of memory to materialize the intermediate result(not pipelined).
Usingfilesort」は、中間結果(パイプライン化されていないもの)をマテリアライズするために非常に多くのメモリを必要とします。

The VAX 9000, announced in 1989, is both microprogrammed and pipelined, and performs branch prediction.
年に発表されたVAX9000はマイクロプログラム方式でパイプラインを使っており、何らかの分岐予測を行っていた[15]。

The pipelined group by has the same prerequisites as the pipelined order by, except there are no ASC and DESC modifiers.
パイプライン化されたgroupbyは、ASCあるいはDESCがない時以外は、パイプライン化されたorderbyと同じ前提条件があります。

The alternative zipWithUniqueId works in a pipelined fashion and is preferred when a unique labeling is sufficient.
新しいzipWithUniqueIdはパイプラインの形式で動作し、ユニークなラベル付けで十分な場合に好まれます。

The HashAggregate operation does not require a presorted data set, instead it uses large amounts of memory to materialize the intermediate result(not pipelined).
HashAggregate処理では、データセットは事前にソートされている必要はありませんが、中間結果(パイプライン化されていないもの)をマテリアライズするために非常に多くのメモリを必要とします。

Extremely high performance CPU, providing 32 bit CPU, installed 5-stage pipelined instruction cache, 60 MHz operation.
CPUは、32bitCPUパイプライン５段命令キャッシュ搭載60MHz動作などとてもハイパフォーマンスなＣＰＵです。

For example, a five-stage pipelined ADC will have at least five clock cycles of latency, whereas a SAR has only one clock cycle of latency.
例えば、5ステージパイプラインADCは、少なくとも5クロックサイクルのレイテンシーであり、それに反してSARはわずか1クロックサイクルのレイテンシーです。

Clients which assume persistent connections and pipeline immediately after connection establishment SHOULD be prepared to retry their connection if the first pipelined attempt fails.
持続的接続を想定し、接続確立の後にすぐパイプラインを行うクライアントは、もし最初のパイプライン化への試行が失敗した場合は、それらの接続を再試行する準備をすべきである。

This CMOS integrated circuit uses a fully differential, pipelined architecture with digital error correction and a short self-calibration to ensure 16-bit linearity at full sample rates.
このCMOS集積回路は、ディジタルエラー補正付きの完全差動パイプライン構造と短時間のセルフキャリブレーション手順によって最大サンプルレートで16ビットの直線性を保証しています。

There is another notable feature of SAR ADCs: power dissipation scales with the sample rate. This contrasts with flash or pipelined ADCs which usually have constant power dissipation versus sample rate.
SARADCのもう1つの特長は、通常、サンプル速度に対して電力消費が一定しているフラッシュまたはパイプラインADCとは異なり、電力消費がサンプル速度に対して比例していることです。

Provides direct memory access(DMA), pipelined processing and on-board image buffering. They maximize acquisition speed and efficiency with pipelined processing, which allows high-speed image transfer for vision application.
独立した4チャンネルのダイレクトメモリアクセス（DMA）、パイプライン処理、及びオンボードFIFOメモリの搭載により、画像取り込み処理と転送処理の並列動作を行い、ビジョンアプリケーションに最適な高速画像転送が行えます。

MAX1437 Octal, 12-Bit, 50Msps, 1.8V ADC with Serial LVDS Outputs- Maxim Description Create a design and simulate using EE-Sim® tools: The MAX1437 octal, 12-bit analog-to-digital converter(ADC) features fully differential inputs, a pipelined architecture, and digital error correction incorporating a fully differential signal path.
MAX1437シリアルLVDS出力付き、オクタル(8回路)、12ビット、50Msps、1.8VADC-マキシム説明EE-Sim®を使って設計とシミュレーションを行う: MAX1437はオクタル、12ビット、アナログ-ディジタルコンバータ(ADC)で、完全差動入力、パイプラインアーキテクチャ、およびディジタルエラー補正を備え、完全差動信号経路を内蔵しています。

This integrated circuit, built on a CMOS process, uses a fully differential, pipelined architecture with digital error correction and a short self-calibration procedure that corrects for capacitor and gain mismatches and ensures 14-bit linearity at full sample rates.
CMOSプロセスで製造されたこの集積回路は、ディジタルエラー補正付きの完全差動パイプライン構造と、コンデンサおよびゲインのミスマッチを補正してフルサンプルレートで14ビットの直線性を保証する短時間のセルフキャリブレーション機能を備えています。

SLX will also add support for providing performance and resource utilization estimates on non-synthesizable code, providing valuable application insights without having to refactor the code for synthesizability. The next challenge that SLX FPGA addresses is analyzing the algorithm or application for parallelism that can be converted from sequential execution to parallel or pipelined execution.
また、新しいSLXでは合成不可能なコードに対し、パフォーマンスや、リソース使用率の見積もりを提供する機能のサポートを追加し、合成可能にするためのコードリファクターすることなく、アプリケーションの細かな情報を提供します。SLXFPGAが次に取り組む課題は、逐次実行から並列実行またはパイプライン実行に変換できる並列処理についてアルゴリズムまたはアプリケーションを分析することです。