메모리 제어기는 영어 뜻 - 영어 번역

• memory controller

한국어에서 메모리 제어기는 을 사용하는 예와 영어로 번역

상기 메모리 제어기는: Said memory controller is configured to.
Said trusted memory control unit is further configured to.

그 후, 포멧팅 동작의 검출에 응답하여, 메모리 제어기는 파일 시스템 메타데이터(465)에 따라 메모리 유닛의 사용자 데이터 영역(462)의 시작 논리적 어드레스(476)를 결정할 수 있다.
Subsequently, in response to detecting the formatting operation, the memory controller can determine a starting logical address 476 of a user data area 462 of the memory unit according to the file system metadata 465.

상기 메모리 제어기는 SRAM, ROM 또는 플래시 메모리의 두 뱅크를 지원한다.
The memory controller support two banks of SRAM, ROM or flash memory..

좀더 구체적으로 말해, 각각의 메모리 제어기가 그에 결합된 4개의 메모리 모듈들을 가지고 있고 이러한 모듈 각각이 약 8,000워어드 저장능력잘 지니고 있다고 가정하면 그때 이러한 각각의 메모리 제어기는 32,000워어드 저장리 대한 액세스를 제공할 수 있을 것이다.
More specifically, assuming that each memory controller has four memory modules coupled thereto, and that each such module has the capability of about 8,000 words of storage, then each such memory controller will be able to provide access to 32,000 words of storage.

사용될 때, 메모리 제어기는 데이터 그룹들의 길이들을 계산하여 저장한다.
When used, the memory controller calculates and stores the lengths of the data groups.

상기 메모리 제어기는 외부 RDYRCV 신호를 복귀시키지 않는 주소 범위를 검출하기 위해 버스 감시기(113)를 제공한다.
The memory controller provides a bus monitor 113 for detecting address ranges which do not return a external RDYRCV signal.

이 집적화된 메모리 제어기는 외부 메모리 시스템에 직접 제어를 제공한다.
The integrated memory controller provides direct control for external memory systems.

이에 따라, 메모리 제어기는 선택적으로 적합한 시간에 적합한 I/O 연결에서 적합한 신호를 수신하기 위해서 혹은 적합한 시간에 적합한 콘택(796)에서 적합한 신호를 제공하기 위해서 메모리 장치(720)의 I/O 연결(도 7에 도시되지 않음)을 결합할 수도 있을 것이다.
Thus, a memory controller could selectively couple an I/O connection(not shown in Figure 7) of a memory device 720 to receive the appropriate signal at the appropriate I/O connection at the appropriate time or to provide the appropriate signal at the appropriate contact 796 at the appropriate time.

상기 집적화된 메모리 제어기는 통상적으로 외부 논리 회로를 필요로 하지 않는 메모리(33)에 직접 접속 인터페이스를 제공한다.
The integrated memory controller provides a direct connect interface to memory 33 that usually does not require external logic.

상기 P2P 메모리 제어기는 상기 메인 ATU로부터의 각각의 로컬 버스 요구에 응답하여 한가지의 판독을 수행한다.
The P2P memory controller performs one read in response to each local bus request from the primary ATU.

그러나, 메모리 제어기는 수신된 데이터가 호스트의 여러 파일 객체들간에 호스트에 의해 어떻게 할당되었는지를 모른다.
The memory controller does not know, however, how the data received has been allocated by the host among its various file objects.

이것을 앎으로써 메모리 제어기는 정상적으로는 호스트가 이들 논리 어드레스들에 새로운 데이터를 기입함으로써 그에 대해 알게 되기 전에 이러한 무효 데이터를 내포하는 블록들의 소거를 스케쥴링할 수 있게 된다.
Knowing this allows the memory controller to schedule erasure of the blocks containing such invalid data before it would normally learn of it by the host writing new data to those logical addresses.

비트 6:5는 메모리 제어기와 관련된 오류에 의해 세트된다.
Bits 6:5 are set by an error associated with the Memory Controller.

제어회로는 외부 메모리 제어기를 통해 호스트와 통신한다.
The control circuitry is in communication with a host via an external memory controller.

또한, 위에서 설명하고 이하에서 상세히 설명하는 바와 같이, 파 메모리(122)는 메모리 버스 상에 배치될 수 있고 프로세서(100)와 직접 통신하는 메모리 제어기와 직접 통신할 수 있다.
Moreover, as discussed above and described in detail below, far memory 122 may be placed on a memory bus and may communicate directly with a memory controller that, in turn, communicates directly with the processor 100.

달리 말하면, 상기 메모리 제어기(616A-616D)는 상기 대응하는 메모리(164A-614D)에 대한 각 메모리 액세스가 캐시 일관 방식으로 발생한다는 것을 확실히할 책임이 있다.
In other words, the memory controller 616A-616D is responsible for ensuring that each memory access to the corresponding memory 614A-614D occurs in a cache coherent fashion.

데이터 및 어드레스들은 메모리 제어기로부터 나온다.
Data and addresses come from the memory controller.

그런 다음, 메모리 제어기(5)는 데이터 전송에 필요한 동작을 시작한다.
After this, the memory controller 5 starts the necessary operations for the data transmission.

이러한 목적을 위해, 메모리 제어기들은 필요한 제어 신호를 생성하도록 구현된다.
For this purpose, memory controllers are implemented to generate the necessary control signals.

도시된 실시예에서의 시스템 로직 칩(116)은 메모리 제어기 허브(MCH)이다.
The system logic chip 116 in the illustrated embodiment is a memory controller hub(MCH).

그런 다음, 메모리 제어기(5)는 대응되는 제어 신호를 제1 버스(6)에 인가하여, 데이터 전송을 시작한다.
After this, the memory controller 5 sets the corresponding control signals in the first bus 6, to start the data transmission.

그런 다음, 메모리 제어기(5)는 제어 버스(12)를 이용하여 데이터가 전송되었음을 프로세서(14)에 알린다.
After this, the memory controller 5 uses the control bus 12 to inform the processor 14 that the data has been transmitted.

적어도 한 메타블록(167)은 늘, 메모리 제어기에 의해 사용되는 작동 펌웨어 및 데이터를 저장하기 위한 유보된 블록으로서 할당된다.
At least one metablock 167 is usually allocated as a reserved block for storing operating firmware and data used by the memory controller.

ROM(88)이 메모리 제어기(48)에 의해 인에이블되는 경우, BIOS가 ROM으로부터 실행된다.
If ROM 88 is enabled by memory controller 48, BIOS is executed out of ROM.

처리 노드들(312A-312D)은 메모리 제어기 및 인터페이스 논리부 뿐 아니라, 하나 또는 그 이상의 프로세서들을 포함한다.
Processing nodes[0101] 312A-312D, in addition to a memory controller and interface logic, may include one or more processors.

메모리 제어기(201)는 본 발명의 실시예들을 모호하게 하지 않도록 여기서 예시되지 않는 부가적인 컴포넌트들을 포함할 수 있다.
Memory controller 201 can include additional components not illustrated here so as not to obscure embodiments of the present disclosure.

이 실시예에서, NAND 플래시 메모리(3)는 또한 메모리 제어기(5)를 통한 데이터 전송 없이, 직접 프로세싱될 수도 있다.
In this embodiment, the NAND Flash memory 3 can also be processed directly, without data transmission via the memory controller 5.

그에 부가하여, 메모리 제어기 또는 그래픽 제어기 등의 다른 논리 블록들도 역시 시스템 온 칩 상에 위치해 있을 수 있다.
Additionally, other logic blocks such as a memory controller or graphics controller can also be located on a system on a chip.

적어도 하나의 실시예에서, CL(872, 882)은 도 5 및 도 7과 관련하여 앞서 기술된 것과 같은 통합된 메모리 제어기 유닛을 포함할 수 있다.
For at least one embodiment, the CL 872, 882 may include integrated memory controller units such as that described above in connection with Figures 5 and 7.

제1 버스(6)와 제2 버스(10)에서의 데이터 라인의 수가 동일하지 않기 때문에, 메모리 제어기(5)는 데이터 전송에서의 이러한 특성을 활용할 수 있다.
Because the number of data lines is not the same in the first bus 6 and in the second bus 10, the memory controller 5 may utilize this aspect in the data transmission.