Sta znaci na Engleskom ТАКТНОГ - prevod na Енглеском

• clock

Примери коришћења Тактног на Српском и њихови преводи на Енглески

У неким случајевима, потребно је више од једног тактног циклуса( круга) за вршење предвидиве акције.
In some cases, more than one clock cycle is required to perform a predictable action.

Периодични( циклични) џитер је разлика између било које тактне периоде и идеалног/ просечног тактног периода.
Cycle jitter The difference between any one clock period and the ideal or average clock period.

Код великих микропроцесора, струја која се користи за покретање тактног сигнала може износити преко 30% укупне струје за цео чип.
In a large microprocessor, the power used to drive the clock signal can be over 30% of the total power used by the entire chip.

ДДР је брзо постао индустријски стандард јер је омогућио да подаци о преносу меморије и на растућим и на падајућим рубовима тактног сигнала;
The DDR quickly became the industry standard as it allowed the memory transfer data on both the rising and falling edges of the clock signal;

Као и DDR пре њега, DDR2 I/ O бафер преноси податке и на узлазним и на силазним ивицама тактног сигнала( техника звана" двоструко пумпање").
Like DDR before it, the DDR2 I/O buffer transfers data both on the rising and falling edges of the clock signal a technique called"double pumping".

Најједноставнији начин за дизајнирање електронског кола је да се изведе један трансфер по пуном циклусу( успон и пад) тактног сигнала.
The simplest way to design a clocked electronic circuit is to make it perform one transfer per full cycle(rise and fall) of a clock signal.

Као и све SDRAM имплементације, DDR2 складишти податке у меморијске ћелије које се активирају коришћењем тактног сигнала да синхронизују своју операцију са спољашњег преноса података.
Like all SDRAM implementations, DDR2 stores memory in memory cells that are activated with the use of a clock signal to synchronize their operation with an external data bus.

У рачунарству, рачунарска магистрала која ради двоструком брзином преноса сигнала( DDR) преноси податке и на растуће и на опадајуће ивице тактног сигнала.
In computing, a computer bus operating with double data rate(DDR) transfers data on both the rising and falling edges of the clock signal.

Напослетку, контрола било којих разлика и несигурности у времену пристизања тактног сигнала може знатно ограничити максимални учинак целог система и створити катастрофалне" race" услове, у којима погрешни сигнал података може изазвати резу у регистру.
Finally, the control of any differences and uncertainty in the arrival times of the clock signals can severely limit the maximum performance of the entire system and create catastrophic race conditions in which an incorrect data signal may latch within a register.

Кола која користе тактни сигнал ради синхронизовања могу постати активна на узлазној ивици, силазној ивици, или, у случају двоструке брзине преноса података, и на узлазној и на силазној ивици тактног циклуса.
Circuits using the clock signal for synchronization may become active at either the rising edge, falling edge, or, in the case of double data rate, both in the rising and in the falling edges of the clock cycle.

Поред тога двоструко пумпање преноса података као у DDR SDRAM-у( пренос података на узлазним и силазним ивицама тактног сигнала магистрале), DDR2 дозвољава већу брзину на магистрали и захтева мању енергију покретајући унутрашњи такт са упола мањом брзином преноса података.
In addition to double pumping the data bus as in DDR SDRAM(transferring data on the rising and falling edges of the bus clock signal), DDR2 allows higher bus speed and requires lower power by running the internal clock at half the speed of the data bus.

Са сваким тактним циклусом, једна картица се напаја кроз АЛУ.
With each clock cycle, one card gets fed through the ALU.

Моделу 8080 је потребно више тактних циклуса за обављање задате наредбе.
The 8080 requires more clock cycles to execute a processor instruction.

Циклус до циклус џитер је разлика у дужини/ трајању између било која два суседна тактна периода.
Cycle-to-cycle jitter The difference in duration of any two adjacent clock periods.

Свака од њих је у стању испоручити тактну фреквенцију од 1, 2 ГХз.
Each of them is capable of delivering a clock frequency of 1.2 GHz.

Кључна разлика: ДДР 2 има тактну брзину од 200-533МХз, са брзинама преноса до 1. 066МТпс, и потрошњом енергије до 1. 8В.
Key Difference: DDR 2 has clock rate of 200-533MHz, with transfer rates up to 1,066MTps, and a power consumption of to 1.8 volts.

С обзиром да су сигнали података снабдевени временском референцом тактних сигнала, такт таласне форме морају нарочито бити чисти и оштри.
Since the data signals are provided with a temporal reference by the clock signals, the clock waveforms must be particularly clean and sharp.

То им омогућава да имају много већу тактну брзину од оне која се нормално може постићи.
This allows them to have a much higher clock speed than what could be normally achieved.

Најефикаснији начин за снабдевање сваког дела чипа тактним сигналом, уз минимално траћење је метална решетка.
The most effective way to get the clock signal to every part of a chip that needs it, with the lowest skew, is a metal grid.

Тактну фреквенцију дигитално-аналогног претварача( Digital-to-Analogue Converter- DAC) која износи 3, 5 GHz или је већа и резолуција DAC-a koja износи 10 bitа или је већа, али и мања од 12 bita; или.
A Digital-to-Analogue Converter(DAC) clock frequency of 3,5 GHz or more and a DAC resolution of 10 bit or more, but less than 12 bit; or.

Мерач џитера је интрумент за тестирање мерења тактних џитер вредности и користи се у прављењу DVD и CD-ROM дискова.
A jitter meter is a testing instrument for measuring clock jitter values, and is used in manufacturing DVD and CD-ROM discs.

HP-ови истраживачи су истраживали нову архитектуру, касније названа EPIC, која је дозвољавала процесору да извршава више инструкција у сваком тактном циклусу.
HP researchers tried to create a new type of processor architecture, later called Explicitly Parallel Instruction Computing(EPIC), that allows the processor to use many instructions in each clock cycle.

Тактна расподела мреже( или тактно дрво, када ова мрежа формира дрво) распоређује тактне сигнале од заједничке тачке, до свих елемената којима је потребна.
The clock distribution network(or clock tree, when this network forms a tree) distributes the clock signal(s) from a common point to all the elements that need it.

У свим Itanium моделима, до Tukwila( укључујући и њу), језгра извршавају до шест инструкција по тактном циклусу.
Itanium cores up to and including Tukwila execute up to six instructions per clock cycle.

На пример, ако матична плоча( или процесор) има магистралу подешену на 200 MHz и врши 4 преноса по тактном циклусу, FSB се оцењује са 800 MT/ s.
For example, if a motherboard(or processor) has its bus set at 200 MHz and performs 4 transfers per clock cycle, the FSB is rated at 800 MT/s.

У свим Itanium моделима, до Tukwila( укључујући и њу), језгра извршавају до шест инструкција по тактном циклусу.
In all Itanium models, up to and including Tukwila, cores execute up to six instructions per clock cycle.

HP-ови истраживачи су истраживали нову архитектуру, касније названа EPIC, која је дозвољавала процесору да извршава више инструкција у сваком тактном циклусу.
HP researchers investigated a new architecture, later named Explicitly Parallel Instruction Computing(EPIC), that allows the processor to execute multiple instructions in each clock cycle.

Свака 128-bit инструкцијска реч садржи три инструкције и механизам добављања може да чита до две инструкцијске речи по тактном циклусу из L1 кеша у цевовод.
Each 128-bit instruction word contains three instructions, and the fetch mechanism can read up to two instruction words per clock from the L1 cache into the pipeline.

Када компајлер може максимално да искористи ову способност, процесор може да извршава шест инструкција по тактном циклусу.
When the compiler can take maximum advantage of this, the processor can execute six instructions per clock cycle.

Грешка је пропорцијална slew rate-у жељеног сигнала и апсолутној вредности тактне грешке.
The error is proportional to the slew rate of the desired signal and the absolute value of the clock error.