CHIP SIZE 日本語意味 - 日本語訳

Chip Size mm.

チップサイズmm。

Provides more consistent chip size.

より一貫した破片のサイズを提供します。

Chip Size 20mm.

破片のサイズ20mm。

This makes it possible to reduce the chip size.

これにより、チップサイズを小さくできる。

Chip size: random.

チップの大きさ:ランダム。

Positioning adjustment to each chip size is not necessary when using the cutting tool.

チップサイズにおじて、位置決め冶具の調整が必要ありません。

Chip Size Packaging.

チップサイズパッケージ。

This provides more consistent chip size and allows you to propel the chips further.

これはより一貫した破片のサイズを提供し、破片を更に推進することを可能にします。

Chip Size 15mx15mm.

破片のサイズ15mx15mm。

Because a magnetic field is detected as a plane, the chip size is larger than that of a Hall element.

磁界を面で検出するため、ホール素子に比べてチップサイズが大きい。

CSP: Chip Size Package）.

CSP:チップ・サイズ・パッケージ）。

Continuous cost reduction efforts including shrinking the chip size and reducing the number of components.

半導体のチップサイズの縮小や部品点数の削減による積極的なコストダウンを実現。

Chip Size 15mmx15mm×8mm.

破片のサイズ15mmx15mm×8mm。

A screening stageis often necessary to achieve the uniform chip size demanded in different processes.

スクリーニング工程は、様々なプロセスで需要がある均一なチップサイズを得るために必要となります。

PTC Chip Size 16mm/19mm.

PTCの破片のサイズ16mm/19mm。

Valmet chip screening A screening stageis often necessary to achieve the uniform chip size demanded in different processes.

チップスクリーニングスクリーニング工程は、様々なプロセスで需要がある均一なチップサイズを得るために必要となります。

The chip size is small, the lighting effect is the best;

破片のサイズは小さいです、照明効果ですベスト;

Because a magnetic field is detected as a point, the chip size is smaller than that of a semiconductor magnetoresistive element.

磁界を点で検出するため、半導体磁気抵抗素子に比べてチップサイズが小さい。

Led chip size reduced to 100um, pixel more refined;

導かれた破片のサイズは100umのより精製されたピクセルに減りました;

For a given design,the gate resistance value is inversely proportional to the chip size, so that the resistance is higher for smaller chips..

同じ設計であればチップサイズに反比例し、小さいチップほどゲート抵抗は高くなります。

Downsized chip size is achieved with this product, by lowering the on-resistance of built-in output MOSFET to 0.2Ω.

内蔵の出力MOSFETのオン抵抗を0.2Ωに低減し、チップサイズの大幅な縮小に成功。

The ATBM7812 utilizes UMC's proprietary URAM embedded memory technology on 300mm wafers to enable higher performance andsmaller chip size.

このATBM7812はUMCが特許を取得するURAM埋め込みメモリ技術を300mmウェハーに実用されて、より小型のチップサイズでさらに高いパフォーマンスを実現しています。

Generally, large diameter wafersare used in big MPU which has a chip size, DRAM which is required to decrease cost by mass production, and flash memory.

基本的にチップサイズの大きなMPUや大量に生産してコストを低減する必要のあるDRAM、フラッシュメモリには大口径のウェーハが使用され、集積回路（IC/LSI）の製造に最も多く使用されています。

Differences with Si-MOSFETs: Internal Gate Resistance The internal gate resistance Rg of an SiC-MOSFET(chip)itself depends on the sheet resistance of the gate electrode material and the chip size.

Si-MOSFETとの違い:内部ゲート抵抗SiC-MOSFETの素子そのもの(チップ)の内部ゲート抵抗:Rgは、ゲート電極材料のシート抵抗とチップサイズに依存します。

TDK's MEMS microphones have achieved compact, low-profile,and high in performance due to the CSMP(chip size MEMS package) technology that has been cultivated through the development of products such as SAW devices.

TDKMEMSマイクロフォンは、SAWデバイスなどで培ったCSMP(チップサイズMEMSパッケージ)技術を駆使して、小型・低背・高性能化に成功しました。

In order to achieve higher cooling efficiency, we adopted a structure(exposed die- FCBGA) in which the backside of the silicon chip is exposed on thepackage to achieve higher cooling efficiency, chip size was encapsulated in 7 mm× 7 mm.

より高い冷却効率を実現するためシリコンチップの裏面がパッケージ上に露出する構造(エクスポーズドダイ・FCBGA)を採用し、チップサイズ:7mm×7mmに封止しました。

The BUxxJA2MNVX-C series shrinks the chip size through a reference voltage circuit that uses a depression-type MOSFET, through an amplification circuit using unique circuit technology, and by other means, to simultaneously achieve a satisfactory load response characteristic and low current consumption of 35 μA, about half that of conventional devices.

BUxxJA2MNVX-Cシリーズは、ディプレッション型MOSFETを用いた基準電圧回路、独自回路技術による増幅回路などにより、チップサイズを削減し、従来品の半分となる35μAの低消費電流と良好な負荷応答特性の両立を実現しています。

The ultimate of a downsized semiconductor package is the WLP(Wafer Level Package),where the chip size and the package size are the same.

スマートフォン|住友ベークライト株式会社半導体パッケージ小型化の究極は、チップサイズとパッケージサイズが同じWLP(WaferLevelPackage)です。

The triple(i.e. majority) redundancy approach- a general correction method for errors caused by a Single Event Upset- forces us to increase chip size by about three times. The feedback resistance/capacitance addition approach, which suppresses propagation of transient pulses with an RC filter,can inhibit increase in chip size.

シングル・イベント・アップセットによる誤りに対する一般的な訂正方法である三重冗長(多数決)手法ではチップ面積がおよそ3倍以上になるのに対して、RCフィルターによって過渡パルスの伝搬を阻止するフィードバック抵抗・容量付加法ではチップ面積の増加を抑えることができます。

The 55nm SDDI process features an ultra small SRAM size(0.4um2) and provides an ideal balance of power consumption,performance, and chip size for integration into high-end Full-HD smartphones that demand low power and a slim profile.

NmSDDIプロセスは、超小型SRAM(0.4um2)という特徴を有しており、低消費電力とスリムサイズが要求される高性能フルHDスマートフォンの統合において、消費電力、性能、チップサイズで最適なバランスを提供します。