STATUS REGISTER 日本語 意味 - 日本語訳 - 英語の例文

['steitəs 'redʒistər]
['steitəs 'redʒistər]
状態レジスタの
status register

英語 での Status register の使用例とその 日本語 への翻訳

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ISDIO Status Register.
Obtain output data of Status Register.
StatusRegisterの出力データを取得します。
It is the'SEC' status register bit shown at the far left in Figure 1.
図1の左端に示すステータスレジスタのSECビットです。
Get"WLAN" data of Status Register.
StatusRegisterの”WLAN”データを取得します。
The STATUS register indicates the event that caused the interrupt.
さらに、ステータス・レジスタが、割込みを引き起こしたイベントを知らせます。
HTTP transfer status register.
HTTP転送ステータス・レジスタ
STAT: OPER: NTR Sets the negative transition of the OPERation status register.
STAT:OPER:NTROPERationステータスレジスタのネガティブトランジションを設定します。
Digi PC/8 Interrupt Status Register is at 0x140.
DigiPC/8の割り込み状態レジスタの位置は0x140です。
STAT: OPER Queries the event of the OPERation status register.
STAT:OPEROPERationステータスレジスタのイベントを問い合わせます。
Is used to branch if some of the status register bits of the parallel port are set.
はパラレルポートの状態レジスタのビットの幾つかがセットされている場合に分岐するために使用されます。
STAT: OPER: COND Queries the condition of the OPERation status register.
STAT:OPER:CONDOPERationステータスレジスタの状態を問い合わせます。
Is used to branch if some of the status register bits of the parallel port are cleared.
はパラレルポートの状態レジスタのビットの幾つかがクリアされている場合に分岐するために使用されます。
STAT: OPER: PTR Sets the positive transition of the OPERation status register.
STAT:OPER:PTROPERationステータスレジスタのポジティブトランジションを設定します。
The device will then set the Status register bit 5 high to indicate that the character memory is not available for writing.
デバイスは、状態レジスタのビット5をハイにして、文字メモリを書込みに利用することができないことを示します。
STAT: OPER: ENAB Sets the enable register of the OPERation status register.
STAT:OPER:ENABOPERationステータスレジスタのイネーブルを設定します。
Status registers provide access to a variety of flag and error bits, which are derived from the various function blocks.
ステータス・レジスタにより各種のフラグおよびエラー・ビットにアクセスでき、これらは各種の機能ブロックから抽出されます。
Returns the wireless LAN application status register contents as a string.
無線LAN機能ステータスレジスタの内容を、文字列として返します。
In order to poll a status of an issued command,you need to read the Response Status Register.
発行されたコマンドのステータス監視には、ResponseStatusRegisterを読み取ります。
In a Winbond NOR Flash memory device's datasheet, these status register bits are shown as BP0, BP1 and BP2.
ウィンボンドのシリアルNORフラッシュメモリのデータシートでも、これらのステータスレジスタのビットはBP0、BP1およびBP2として示されています。
The current status of the TCRIT1,TCRIT2 and TCRIT3 pins can be read back from the status registers.
このTCRIT1、TCRIT2、TCRIT3のピンの現在の状態は、ステータス・レジスタから読み取ることができます。
At that time, just three Block Protection(BP)bits in the Flash IC's status register were enough to specify the portion of the total memory array that needed to be protected.
したがって、保護が必要なメモリセルアレイ全体を部分的に設定するのに、ステータスレジスタ内の3つのブロックプロテクション(BP)ビットで十分でした。
See the manual for the NE765 or compatible for details about the status register contents.
状態レジスタの内容の詳細については、NE767や互換チップのマニュアルを参照してください。
This may seem strange at first, but removing this dependency from a status register means that it is much easier to build a CPU which can issue multiple instructions every cycle.
これは一見奇妙に思えるかもしれないが、ステータスレジスタへの依存を取り除くことによって、個々のサイクルごとに多重命令(multipleinstruction)を発することが可能なCPUの製造を、非常に容易にする。
When the measured temperature of a channel exceeds the respective threshold,a status bit is set in one of the status registers.
チャネルの測定温度が各スレッショルドを超えると、ステータスビットがステータスレジスタのいずれかに設定されます。
The FDC error status includes the three FDC status registers‘ST0',‘ST1', and‘ST2', as well as the location of the error(physical cylinder, head, and sector number, plus the"sector shift value", respectively).
FDCエラー状態には3個のFDC状態レジスタ‘ST0',‘ST1',‘ST2'と、エラー位置(それぞれ物理的なシリンダ・ヘッダ・セクタ番号と、"セクタシフト値")が含まれます。
The results are reported and continuously updated in the status registers STAT and OSTAT.
結果はステータスレジスタ(STATおよびOSTAT_)で通知され、継続して更新されます。
We explained how to read the status register in Tutorial 3, but in this tutorial we aren't going to use the entire status register- we're only going to explain how to get the processing status after issuing a command.
チュートリアル3でステータスレジスタの読み出し方を解説しましたが、全部のステータスは必要ありませんので、本チュートリアルでは、コマンド発行後の処理ステータスを確認する方法だけを切り出してみます。
These events are summarized in the required structures, OPERation status register, and QUEStionable register..
これらのイベントは、必須の構造体のOPERationステータスレジスタとQUEStionableステータスレジスタに要約されます。
結果: 28, 時間: 0.0336

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