SYSTEMVERILOG 日本語 意味 - 日本語訳 - 英語の例文

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英語 での Systemverilog の使用例とその 日本語 への翻訳

This new release of Riviera-PRO brings significant performance improvements in SystemVerilog and UVM compilation and simulation.
また、SystemVerilogやUVMのコンパイルとシミュレーションの性能が大幅にアップしました。

If your license does not have the SystemVerilog Assertions simulation feature, please disable the processing of assertions.
SystemVerilogアサーションライセンスを所有していない場合には、アサーションの処理を無効にしてください。

HDL Code Obfuscation Introduction Aldec provides the script to convert VHDL, Verilog, and SystemVerilog code into obfuscated code.
HDLコードの難読化概要アルデックは、VHDL,VerilogおよびSystemVerilogコードを難読コードに変換するスクリプトを提供しています。

(TM)-2005 SystemVerilog standard, is the first open, language interoperable, SystemVerilog verification methodology in the industry.
TM-2005SystemVerilog標準に基づいたOVMは、業界初のオープンで、ツール互換性のあるSystemVerilogベースの検証メソドロジです。

Argument types and return values are mapped from the SystemVerilog types entered in the wizard dialog box to equivalent C/C++ types.
引数タイプと戻り値は、ウィザードのダイアログ・ボックスで入力されたSystemVerilogタイプから、それに対応するC/C++タイプにマッピングされます。

There are two primary languages used for the assertions, PSL(Property Specification Language) and SVA(SystemVerilog Assertions).
なお，プロパティを記述するには，PSL（PropertySpecificationLanguage）やSVA（SystemVerilogAssertionといった言語が使われる。

Verilog/SystemVerilog files need to be compiled using the alog/vlog command, and VHDL files need to be compiled using the acom/vcom command.
Verilog/SystemVerilogのファイルはalog/vlogコマンドを使用し、VHDLファイルは、acom/vcomコマンドを使用してコンパイルする必要があります。

The view includes class inheritance and displays the list of methods, properties and other SystemVerilog constructs declared within the class.
ビューにはクラスの継承も含まれており、メソッドのリスト、プロパティ、クラス内で宣言されたSyetemVerilogコンストラクトを表示します。

Although the solutions presented in Verilog, VHDL, and SystemVerilog standards are based on the same donation and bear strong resemblance, each language standard shows some shortcomings.
Verilog、VHDLそしてSystemVerilogの規格で示されたソリューションは、同じ寄贈をベースにしており非常に類似しているが、各言語規格でいくつかの欠点を示しています。

Classes WindowCategory: Debug and AnalysisThe Classes window is a debugging tool that presents SystemVerilog classes in the form of a hierarchical tree view.
クラス・ウィンドウCategory:デバッグおよび解析クラス・ウィンドウはSystemVerilogのクラスを階層ツリー・ビューの形式で表示するデバッグツールです。

Verification Methodology Manual(VMM) was the first successful and widely implemented set of practices for creation of reusable verification environments in SystemVerilog.
VerificationMethodologyManual(検証手法マニュアル,VMM)は、再利用可能な検証環境をSystemVerilogで記述する方法として、世界で初めて成功し、広く実装しました。

SystemVerilog started with the donation of the Superlog language to Accellera in 2002, the bulk of the verification functionality is based on the OpenVera language donated by Synopsys.
そもそもは2002年にSystemVerilogはAccelleraに対してSuperlog言語が与えられたことでできたが、検証機能の部分はシノプシスから提供されたOpenVera言語に基づいている。

Extensive simulation optimization algorithms to achieve the highest performance in VHDL, Verilog/SystemVerilog, SystemC, and mixed-language simulations.
また豊富なシミュレーション最適化アルゴリズムにより、VHDL、Verilog/SystemVerilog、SystemC、混合言語のシミュレーションにおいて最高のパフォーマンスを達成します。

SystemVerilog IEEE 1800(2005, 2009 and 2012)- DesignCategory: Supported StandardsSystemVerilog is a set of extensions to the Verilog HDL that allow higher level of modeling and efficient verification of large digital systems.
SystemVerilogIEEE1800(2005, 2009and2012)-デザインCategory:標準サポートSystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。

Riviera-PRO provides the Transaction Level Modeling(TLM) interfaces for use with VHDL, Verilog/SystemVerilog, and SystemC industry standard languages.
Riviera-PROには、業界標準言語のVHDL、Verilog/SystemVerilogおよびSystemCで利用できるトランザクション・レベル・モデリング(TLM)インタフェースがあります。

Riviera-PRO 2013.06 presents SystemVerilog classes in the form of a hierarchical tree view, integrated with the rest of the IDE for easy cross-probing and navigation, and providing indication of class inheritance, methods, properties, and other important attributes.
Riviera-PRO2013.06はSystemVerilogクラスを階層ツリーの形式で表示し、IDEの他の部分とも連携し、簡単にクロスプロービングやナビゲーションができるようにして、クラスの継承、メソッド、プロパティその他重要な属性を表示します。

Riviera-PRO integrates an extensive set of tools and features that delivers efficient FPGA and ASIC design and verification, possible to run SystemVerilog testbench included assertions and MATLAB/Simulink co-simulation.
FPGA/ASICデザインを効率よく検証化するツールや機能を集約しています。アサーションを含むSystemVerilogテストベンチの実行やMATLAB/Simulink協調検証が可能です。

Universal Verification Methodology(UVM) is an open source SystemVerilog library allowing creation of flexible, reusable verification components and assembling powerful test environments utilizing constrained random stimulus generation and functional coverage methodologies.
UniversalVerificationMethodology(ユニバーサル検証手法,UVM)はオープンソースのSystemVerilogライブラリです。フレキシブルで再利用可能な検証コンポーネントの作成を可能にし、制約付きランダム・スティミュラスとファンクショナル・カバレッジ技術を利用して強力なテスト環境を構築します。

The release delivers numerous stability and performance improvements, support for the latest versions of industry-standard SystemVerilog verification libraries, new language constructs, new debugging tools, and improved interfaces to other industry leading EDA tools.
今回のリリースでは、安定性や性能がさらに改善され、業界標準のSystemVerilog検証ライブラリの最新バージョンや新しい言語構造をサポートし、新しいデバッグツールの追加、および他社の主要EDAツールとのインタフェースも改良されました。

Also equipped with a new high-performance SystemVerilog random constraint solver, new UVM-aware debugging tools, and improved simulation capacity, Riviera-PRO 2013.06 increases verification performance, accelerates coverage closure, and provides design verification teams with the tool they need to achieve the productivity required by today's economy and competition.
また、高性能のSystemVerilogランダム制約ソルバと新型のUVM対応デバッギングツールを搭載し、シミュレーション容量も改善されました。Riviera-PRO2013.06は検証性能を高め、高速にカバレッジを完了させ、今日の厳しい経済情勢や競争の中で設計検証チームに求められる生産性の水準を達成できるようにします。

In addition, the comprehensive VCS solution offers Native Testbench(NTB) support, broad SystemVerilog support, verification planning, coverage analysis and closure, and native integration with Verdi, the industry's de-facto debug standard.
さらに、包括的なVCSソリューションは、ネイティブ・テストベンチ(NTB)のサポート、SystemVerilogの広範なサポート、検証プランニング、カバレッジ解析/収束、デバッグのデファクト・スタンダードとなっているVerdiとのネイティブ統合といった機能を備えています。

As the structure of UVM is defined by the hierarchy of SystemVerilog classes, it is essential that a verification platform provides proper insight into the object-oriented environments, while remaining consistent with standard source code and waveform viewing tools widely used by RTL design and verification engineers.
UVMの構造はSystemVerilogクラスの階層で定義されるので、検証プラットフォーム側でオブジェクト指向の環境を正しく分析するとともに、RTL設計者や検証エンジニアに広く普及している標準のソースコードおよび波形表示ツールを引き続き利用できるようにしなければなりません。