GATE INSULATING 한국어 뜻 - 한국어 번역

• gate insulating
• 게이트 절연

영어에서 Gate insulating 을 사용하는 예와 한국어로 번역

The gate insulating layer; And.
게이트 절연층; The gate insulating layer; 및 And.

The intensity of the electric field applied to the gate insulating layer is 2 MV/ cm;
게이트 절연층에 인가되는 전계의 강도는 2 MV/cm; Intensity of electric field applied to the gate insulating layer is 2 MV / cm;

Alternatively, the gate insulating layer 146 can be formed using a material including a Group 13 element and oxygen.
대안으로, 게이트 절연층(146)은 13족 원소 및 산소를 포함하는 재료를 이용해서 형성할 수도 있다.

Note that in the case of forming such metal compound regions, part of the gate insulating layer 111 needs to be removed in advance.
또한, 이러한 금속 화합물 영역을 형성하는 경우에는 게이트 절연층(111)의 일부를 미리 제거해 둘 필요가 있다.

Material of the gate insulating layer: hafnium oxide(relative dielectric constant: 15).
ㆍ게이트 절연층의 재료: 산화 하프늄(비유전율: 15) And the material of the gate insulating layer: hafnium oxide (dielectric constant: 15).

Stacking a metal layer on the channel layer and the gate insulating layer; and.
상기 채널층 및 상기 게이트 절연층 상에 금속층을 적층하는 단계; Depositing a metal layer on the channel layer and the gate insulating layer; 및 And.

The gate insulating film is not shown in detail in the figures, but a region not covered by the second shape conductive layers 315 to 318 is etched on the order of 20 to 50 nm, becoming thinner.
도면에서는 게이트 절연막이 상세히 도시되지 않지만, 제 2 형상의 도전막(315 내지 318)으로 커버되지 않은 영역은 20 내지 50 nm의 정도로 에칭되어 더 얇아진다.

Therefore, the interface between the oxide semiconductor layer and the gate insulating layer is important.
Oxide semiconductors of such a high purity is highly sensitive to the interface state and the interfacial charge and; 따라서, 산화물 반도체층과 게이트 절연층 사이의 계면은 중요하다.

With such a structure, the side surfaces of the second oxide semiconductor layer 144b can be covered with the third oxide semiconductor layer 144c, and the insulating layer 140 can be in contact with the gate insulating layer 147.
이러한 구조에 의해, 제2 산화물 반도체 층 ( 144 b ) 의 측면 은 제 3 산화물 반도체 반도체층(144c)으로 피복될 수 있고; With this structure, the side surface of the second oxide semiconductor layer (144b) may be covered with a third oxide semiconductor layer (144c); 절연층(140)은 게이트 절연층(147)과 접촉하여 있을 수 있다.

The TFT structuring the buffer circuit is required to have high voltage resistance, and therefore it is necessary for the film thickness of a gate insulating film to be thicker than that of other circuit TFTs.
버퍼 회로를 구성하는 TFT는 고전압 저항을 갖도록 요구되므로, 게이트 절연막의 막 두께가 다른 회로 TFT 보다 더 두꺼울 필요가 있다.

Such highly purified oxide semiconductors are extremely sensitive to interfacial state density and interfacial charge; Therefore, the interface between the oxide semiconductor layer and the gate insulating layer is important.
이러한 고순도의 산화물 반도체는 계면 준위와 계면 전하들에 매우 민감하고; Oxide semiconductors of such a high purity is highly sensitive to the interface state and the interfacial charge and; 따라서, 산화물 반도체층과 게이트 절연층 사이의 계면은 중요하다.

A-BT test was performed under such conditions that a substrate temperature was 150° C., an electric field intensity applied to the gate insulating film was 2 MV/cm, and a time period for application was one hour.
BT 시험은, 기판 온도가 150℃이고, 게이트 절연막에 인가된 전계 강도가 2 MV/cm이며, 인가 시간이 1시간인 이러한 조건하에서 실시되었다. -BT test, and at a substrate temperature of 150 ℃, the electric field intensity applied to the gate insulating film is 2 MV / cm, was carried out under these conditions is the application time of 1 hour.

The shift register circuit is assumed to be driven at 3 to 5 V, and the buffer circuit is assumed to be driven at 33 V. The TFT structuring the buffer circuit is required to have high voltage resistance, and therefore it is necessary for the film thickness of a gate insulating film to be thicker than that of other circuit TFTs.
The shift register circuit is assumed to be driven at a 3 to 5 V, the buffer circuit are assumed to be driven at 33 V. 버퍼 회로를 구성하는 TFT는 고전압 저항을 갖도록 요구되므로, 게이트 절연막의 막 두께가 다른 회로 TFT 보다 더 두꺼울 필요가 있다.

A-BT test was performed under such conditions that a substrate temperature was 150° C., an electric field intensity applied to the gate insulating film was 2 MV/cm, and a time period for application was one hour.
BT 시험은 기판 온도가 150℃이었고, 게이트 절연막에 인가된 전계 강도가 2MV/cm이었고, 인가 시간 기간이 1시간인 조건들 하에서 수행되었다. -BT test was a substrate temperature of 150 ℃, was that the electric field intensity applied to the gate insulating film 2MV / cm, was carried out under the application time period of 1 hour and conditions.

Insulated Gate Bipolar Transistor.
절연 게이트 양극성 트랜지스터.

Insulated Gate Bipolar Transistor.
절연 게이트 바이폴러 트랜지스터.

Insulated Gate Bipolar Transistors.
절연 게이트 양극성 트랜지스터.

Insulated Gate Bipolar Transistor.
격리한 문 양극 트랜지스터.

Insulated Gate Bipolar Transistors.
절연 게이트 바이폴러 트랜지스터.

The Insulated Gate FET(IGFET).
Insulated Gate FET (절연 게이트 FET).

High efficiency LGBT(insulated gate bipolar transistor) inverter technology.
고능률 IGBT (격리된 문 양극 트랜지스터) 변환장치 기술.

ETH1506-M3 Insulated Gate Field Effect Transistor New And Original Stock.
ETH1506-M3에 의하여 격리되는 문 전계효과 트랜지스터 새로운 본래 주식.

SiC epi wafer is mainly used for Schottky diodes, metal-oxide semiconductor field-effect transistors, junction field effect transistors, bipolar junction transistors, thyristors, GTO, and insulated gate bipolar.
Sic 에피 웨이퍼는 주로 쇼트 키 다이오드, 금속 산화막 반도체 전계 효과 트랜지스터, 접합 전계 효과 트랜지스터, 바이폴라 접합 트랜지스터, 사이리스터, gto 및 절연 게이트 바이폴라에 사용됩니다.