What is the translation of " VHDL " in English?

• VHDL

Examples of using VHDL in Bulgarian and their translations into English

Осветяване за VHDL.
Highlighting for VHDL.

Незадължителен VHDL анализ.
Optional VHDL analysis.

C++, VHDL- основни познания.
C++, VHDL- basic knowledge.

Цифрова VHDL верижна симулация.
Digital VHDL Circuit Simulation.

Основната част от VHDL кода е.
The essential part of the VHDL code is.

VHDL симулация и отстраняване на грешки.
VHDL simulation and debugging.

Ще се появи VHDL кодът на компонента.
The VHDL code of the component will appear.

Генериране на вълнова форма с VHDL и Spice подмрежи.
Waveform generation with VHDL and Spice subcircuits.

Пример: Следната схема е брояч, дефиниран във VHDL.
Example: The following circuit is a counter, defined in VHDL.

Вграден VHDL анализ и VHDL интерактивен режим.
Built-in VHDL analysis and VHDL interactive mode.

VHDL, Xilinx UCF генериране на цифрови схеми за синтез.
VHDL, Xilinx UCF generation of digital circuits for synthesis.

Сега TINACloud включва мощен цифров VHDL симулационен двигател.
TINACloud now include a powerful digital VHDL simulation engine.

Вероятно най-известните цифрови симулатори са тези, базирани на Verilog и VHDL.
Probably the best known digital simulators are those based on Verilog and VHDL.

В TINA можете да промените кода VHDL и да видите ефекта веднага.
In TINA you can change the VHDL code and see the effect immediately.

Подобрени и ускорени VHDL и Verilog симулация 10x пъти по-бързо, отколкото в v9.
Enhanced and accelerated VHDL and Verilog simulation 10x times faster than in v9.

TINA версии 7 и по-високи сега включват мощен цифров VHDL симулационен двигател.
TINA versions 7 and higher now include a powerful digital VHDL simulation engine.

Създаване на библиотека от VHDL модели на компоненти на компютърните системи.
Standard method for building VHDL models of component libraries.

Помага на IC дизайнерите/FPGA дизайнерите да разработват Verilog/ VHDL код на Eclipse.
Helps digital IC designers/FPGA designers develop Verilog/ VHDL code on Eclipse.

Примери за това са: VHDL инициализира всички стандартни променливи в специална стойност„U“.
Examples include: VHDL initializes all standard variables into special'U' value.

Следната верига сравнява същата пълна верига на суматора, използвайки VHDL и Verilog.
The following circuit compares the same full adder circuit using VHDL and Verilog.

Разбира се, цифрови компоненти, включително VHDL и Verilog компоненти могат да бъдат добавени към схеми.
Of course digital components, including VHDL and Verilog components can also be added to circuits.

Тя се основава на XSPICE алгоритъм със смесен режим, разширен с MCU и VHDL компоненти.
It is based on the XSPICE mixed mode algorithm, extended with MCU and VHDL components.

Предварително компилирани VHDL модули и библиотеки, направени от потребителя писмено VHDL код е подкрепен сега.
Pre-compiled VHDL modules and libraries made from user written VHDL code is supported now.

Gtkwave е инструмент за анализи, използван за отстраняване на грешки в Verilog или VHDL симулационни модели.
Gtkwave is an analysis tool used to perform debugging on Verilog or VHDL simulation models.

TINA може да генерира synthesizable VHDL код заедно със съответния UCF файл, ако Generate synthesizable код е поставен в менюто Analysis/ Options.
TINA can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu.

Всяка цифрова верига в TINA може автоматично да се конвертира код VHDL и анализирани като VHDL дизайн.
Any digital circuit in TINA can be automatically converted a VHDL code and analyzed as a VHDL design.

Можете да намерите повече информация за HDL верига симулация в TINA на цифрова HDL симулация(VHDL и Verilog) на.
You can find more information on HDL circuit simulation in TINA at digital HDL simulation(VHDL and Verilog) at.

Всяка цифрова верига в TINACloud може автоматично да се конвертира VHDL код и се анализира като VHDL дизайн.
Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design.

Проект Greensocs е кит за производство на системи на чип се използва SystemC(производно C), за разлика от Verilog или VHDL развитие.
Greensocs project is a development kit for producing systems on a chip using SystemC(a C derivative) as opposed to Verilog or VHDL.

Можете да кликнете два пъти върху макросите VHDL или Verilog и да натиснете Enter Macro, за да видите пълните подробности и редактирайте кода, ако желаете.
You can double click the VHDL or the Verilog macros and press Enter Macro to see the full details and edit the code if you wish.