DATA CACHE Meaning in Japanese - translations and usage examples

• データキャッシュ
• data cache

Examples of using Data cache in English and their translations into Japanese

Clear the PGP data cache.
PGPデータキャッシュのクリア。

You can remove this authorization via the sign-in edit page or by clearing your data cache.
この認証は、サインイン編集ページ経由で、またはデータキャッシュを消去すれば削除できます。

Scan and display data cache eat up how much storage.
データキャッシュをスキャンして表示すると、どれだけのストレージが消費されますか。

No-ldg disable use of read-only data cache.
No-ldg読み取り専用のデータキャッシュを無効化する。

GPZ Variant 3(Rogue Data Cache Load or Meltdown) is not applicable to AMD processors.
GPZVariant3（不正なデータキャッシュ読み込み、または「メルトダウン」）は、AMDプロセッサーには該当しません。

The ARC EM6 processor also supports up to 32KB of instruction and data cache.
ARCEM6コアは、最大32Kのインストラクションとデータ・キャッシュをサポートしている。

The music data cache has been corrupted. JuK needs to rescan it now. This may take some time.
音楽データのキャッシュが壊れているため、データを再スキャンする必要があります。これにはしばらく時間がかかる場合があります。

Older bars are not removed immediately from the data cache when the new ones appear.
新しいバーが表示されたときに古いバーはデータキャッシュからすぐには削除されません。

The business object factory 58 also includes presentation transaction controller, DAC and data cache.
ビジネスオブジェクトファクトリ５８も、提示取引コントローラと、ＤＡＣと、データキャッシュとを含む。

These two instructions are handled as follows: First, loads which hit the data cache 59 are allowed to complete, hit under miss.
Thesetwoinstructionsarehandledasfollows. 第１に、データキャッシュ５９にヒットする（当たる）ロードは、ミスのもとでヒットするように完了することができる。

You can remove remembered sign-in credentials via the sign-in edit page or by clearing your data cache.
記憶されているサインイン認証情報は、サインイン編集ページ経由で、またはデータキャッシュを消去すれば削除できます。

In terms of relative efficiency, L1 data cache takes 1x CPU cycles, while the same data access from lower level caches could take 4x CPU cycles.
相対効率に関しては、L1データキャッシュは1xCPUサイクルとなりますが、低レベルキャッシュからの同じデータアクセスには4xCPUサイクルを要します。

Load/store unit 26 provides an interface between functional units 24 and data cache 28.
ロード／ストアユニット２６は、機能ユニット２４とデータキャッシュ２８との間のインターフェイスを提供する。

Variant 3: Rogue Data Cache Load- CVE-2017-5754: Also known as Meltdown, allows access to any arbitrary memory location and to read the data..
Variant3:RogueDataCacheLoad-CVE-2017-5754:任意のメモリ領域に対するアクセスとデータの読み取りを可能にする。「メルトダウン」の名称で知られる。

Read, Record and Save at External Storage: To save sound source data cache and game options.
レコードを読み取ると、外部ストレージに保存します：音源データキャッシュとゲームオプションを保存するには。

The processor will preemptively search its L1 data cache for any physical address matching bits in the page table entry, forwarding any match to dependent speculative operations.
プロセッサーは先制してL1データキャッシュでページテーブルエントリーのビットと一致する物理アドレスを検索し、一致したものを依存する投機的操作に転送します。

Meltdown is a name given to an exploitation technique known as CVE-2017-5754 or“rogue data cache load.”.
Meltdown」は、CVE-2017-5754または「roguedatacacheload」と呼ばれる開発手法に与えられた名前です。

Wxs folder(only for MobileFirst Server): Contains the data cache/ extreme-scale client library when Data Cache is used as an attribute store for the server.
Wxsフォルダー(MobileFirstServer用のみ):データ・キャッシュをサーバーの属性ストアとして使用する場合に、データ・キャッシュ/extreme-scaleクライアント・ライブラリーが含まれます。

The HS36 processor has all the features of the HS34 and adds support for up to 64KB of instruction and data cache.
HS34が高性能キャッシュレス・プロセッサであるのに対し、HS36は最大64KBの命令キャッシュとデータ・キャッシュを搭載します。

The Level 1 program cache(L1P) is a 32KB direct mapped cache and the Level 1 data cache(L1D) is a 32KB 2-way set-associative cache..
レベル1のプログラム・キャッシュ(L1P)は32KBダイレクト・マップ・キャッシュで、レベル1のデータ・キャッシュ(L1D)は32KB2ウェイ、セット・アソシエイティブ・キャッシュです。

Common examples where using context might be simpler than the alternatives include managing the current locale, theme, or a data cache.
コンテクストを使うことが他の手法よりシンプルである一般的な例としては、現在のロケール、テーマ、またはデータキャッシュの管理が挙げられます。

When a Level 1 data cache miss occurs within an Intel core, the fill buffer design allows the processor to continue with other operations while the value to be accessed is loaded from higher levels of cache..
L1データのキャッシュミスがIntelコア内で発生した場合、フィルバッファーは、アクセスされる値がより高レベルのキャッシュからロードされる間、プロセッサーが他の操作を継続できるよう設計されています。

The design also allows the result to be forwarded to the Execution Unit, acquiring the load directly without being written into the Level 1 data cache.
さらにこの設計により、結果が実行ユニット(ExecutionUnit)に転送され、L1データキャッシュにロードされなくても直接ロードを取得できます。

Also, after the first call to clock, it's likely the instruction cache contains some of the instructions of that function and the data cache contains some of the data required by these instructions.
また、clockへの最初の呼び出しの後、命令キャッシュにこの関数の命令の一部が含まれており、データキャッシュにその命令に必要なデータの一部が含まれている可能性があります。

In this case, the preparatory phase has the attacker trick the kernel into loading an"interesting" virtual address into the processor's Level 1(L1) data cache.
この場合、準備段階で攻撃者は、カーネルに「興味のある」仮想アドレスをプロセッサーのレベル1(L1)データキャッシュに読み込ませます。

Both variants rely upon the presence of a precisely-defined instruction sequence in the privileged code, as well as the fact that memory accesses may cause allocation into the microprocessor's level 1 data cache even for speculatively executed instructions that never actually commit retire.
これらのバリアントは両方とも、権限を必要とするコード内の正確に定義された命令手順の存在と、実際にはコミットしない(リタイアする)予測によって実行される命令でも、メモリーアクセスによりマイクロプロセッサーのレベル1データキャッシュへの割り当てが発生するという点に依存しています。

This optimization can improve application performance by improving the locality of static global data, reduce paging of large data sets, and improve data cache use.
この最適化では、スタティック・グローバル・データの局所性の向上、大規模データセットのページングの減少、データキャッシュの使用の向上により、アプリケーション・パフォーマンスを向上できます。

It brings support for PNG format icons, support for 1D textures with more infrastructure for high DPI support and OLE data cache improvements.
これは、PNG形式のアイコンのサポート、高いDPIサポートのためのより多くのインフラストラクチャとOLEデータキャッシュの改善を備えた1Dテクスチャのサポートをもたらします。

The address unit 19 contains a fully folded memory reference pipeline which may accept a new load or store instruction every cycle until a fill of a data cache 59("D-cache") is required.
アドレスユニット１９は、完全に折り返されたメモリ参照パイプラインを含んでおり、これは、データキャッシュ５９（Ｄ-キャッシュ）をいっぱいにすることが必要になるまで各サイクルごとに新たなロード又は記憶命令を受け入れることができる。