LOOP BANDWIDTH Meaning in Japanese - translations and usage examples

• ループ帯域幅を

Examples of using Loop bandwidth in English and their translations into Japanese

Outside of the loop bandwidth, the VCO noise dominates.
ループ帯域幅外ではVCOノイズが支配的になります。

Therefore, response time is limited by the control loop bandwidth.
したがって、応答時間は制御ループの帯域幅によって制限を受けます。

The loop bandwidth is close to the switching frequency itself.
ループ帯域幅はスイッチング周波数自体に近くなります。

The benefit of increasing the loop bandwidth is a shorter lock time.
ループ帯域幅を増やすと、ロック時間が短くなるという利点があります。

As part of the control loop, the microprocessor affects the loop bandwidth.
マイクロプロセッサは制御ループの一部なので、ループの帯域幅に影響を与えます。

Also, the PLL loop bandwidth should be minimized wherever possible.
また、可能ならば、PLLループ帯域幅を最小限に抑えるとよいでしょう。

The minimum rise time of the line or load step is determined by the loop bandwidth of the controller.
ラインおよび負荷ステップの最小立上り時間はコントローラのループ帯域幅によって決まります。

A 1MHz controller should have a loop bandwidth of less then 1⁄2 the switching frequency, or 500kHz.
IMHzのコントローラはスイッチング周波数の1/2、即ち500kHz未満のループ帯域幅を持ちます。

Additionally, the value of the output capacitor can greatly affect the converter's output transient response and the loop bandwidth.
さらに、出力コンデンサの値はコンバータの出力過渡応答およびループ帯域幅に大きく影響します。

For a fixed amount of loop bandwidth, the triangle pattern can support a larger dither frequency.
ある一定量のループ帯域幅に対して、三角パターンは、より大きなディザリング周波数をサポートすることができます。

Tradeoffs are needed between PLL phase detector frequency, loop bandwidth and spurious outputs.
PLL位相ディテクタの周波数、ループ帯域幅、およびスプリアス出力の間でのトレードオフが必要となります。

Within the PLL's loop bandwidth, the PLL can successfully track and filter the LDO noise, reducing its contribution.
PLLのループ帯域幅の範囲内では、PLLはLDOノイズのトラッキングとフィルタリングによってその寄与分を減らすことができます。

That is, if the output frequency is 2000.01 MHz and the loop bandwidth is 50 kHz, the IBS will be strongest.
例えば出力周波数が2000.01MHzでループ帯域幅が50kHzであるといった場合にIBSが最も大きくなるということです。

Generally, the loop bandwidth should be set smaller than one-tenth of the PFD frequency, and the safe range for phase margin is from 45° to 60°.
一般的にループ帯域幅はPFD周波数の1/10未満に設定する必要があり、十分な位相余裕範囲は45~60°です。

PLLs use a negative-feedback control system similar to that of an amplifier, so the concepts of loop bandwidth and phase margin apply here as well.
PLLはOPアンプの負帰還制御と似たシステムであるため、ループ帯域幅と位相余裕の考え方は同様に当てはめることができます。

High loop bandwidth provides fast transient response, resulting in less required output capacitance and allowing for all-ceramic capacitor designs.
高ループ帯域幅は高速過渡応答を提供するため、必要な出力キャパシタンスが低減し、オールセラミックコンデンサ設計が可能になります。

The result of these bias-voltage changes and the pushing factor is unwanted modulation sidebands that fall outside of the PLL synthesizer's loop bandwidth.
このバイアス電圧の変化とプッシング係数により、結果として不要な変調側波帯が、PLLシンセサイザのループ帯域幅の外側に生じることになります。

With the PLL loop bandwidth set to 10 kHz, a PSR of about 90 dB is possible; with a loop bandwidth of 80 kHz, the PSR is 50 dB.
PLLループ帯域幅を10KHzに設定すれば、約90dBのPSRが可能であり、80KHzのループ帯域幅で、PSRは50dBになります。

This has just 90 degrees of phase shift above its corner frequency, allowing much higher loop bandwidth before the overall phase delay reaches 360 degrees.
コーナー周波数を超える場合の位相偏移が90°にとどまるため、総合的な位相遅延が360°に達する前に、はるかに広いループ帯域幅が得られます。

The wider that the loop bandwidth is set, the less susceptible the circuit will be to RF coupling since the closed loop will attenuate the coupled noise.
ループ帯域幅の設定が広くなればなるほど、回路はRFカップリングの影響を受けにくくなりますが、これは、閉ループがカップリングノイズを減少させるためです。

The voltage-mode control architecture and the voltage-error amplifier permit a type III compensation scheme to achieve maximum loop bandwidth, up to 200kHz.
電圧モード制御アーキテクチャと電圧エラーアンプによって、タイプ3補償方式は、最高200kHzまで最大ループ帯域幅を達成することができます。

Because the PLL multiplies noise within the loop bandwidth by the PLL division ratio(~30,000 for an AMPS handset), the frequency synthesizer is very sensitive to noise from the TCXO.
PLLはループ帯域幅内のノイズをPLL分割比(AMPS端末の場合~30,000)だけ増倍するため、周波数シンセサイザはTCXOからのノイズに非常に敏感です。

Lock time is inversely proportional to the loop filter's cutoff frequency so increasing the loop bandwidth decreases the time it takes for a PLL to lock.
ロック時間はループフィルタのカットオフ周波数に反比例するため、ループ帯域幅を増やすと、PLLがロックするのに必要な時間が短縮されます。

If settling time is critical, the loop bandwidth should be increased to the maximum bandwidth permissible for achieving stable lock and meeting phase noise and spurious frequency targets.
セトリング時間が重要であるケースでは、ループ帯域幅を、安定したロック状態と、位相ノイズとスプリアスに関する目標を達成できる最大限の値に設定します。

This function transforms the values of resistors and capacitors to the nearest standard engineering value, allowing the designer to rerun the simulation to verify the new values for phase margin and loop bandwidth.
この機能は抵抗やコンデンサの計算結果をE系列の一番近い値に収束させるもので、この条件でシミュレーションを再度実行して、位相余裕やループ帯域幅を確認できます。

Reference phase noise profile at 122.88 MHz. PLL1 relies on a high-performance VCXO and low loop bandwidth to attenuate the phase noise of the reference, allowing the phase noise of the VCXO to dominate.
MHzリファレンスの位相ノイズ・プロファイルPLL1は高性能VCXOと低ループ帯域幅に依存してリファレンスの位相ノイズを減衰させ、VCXOの位相ノイズが支配的となるようにします。

Appendix PLL divider value algorithm to find feedback and reference divider in a frequency synthesizer such that the highest phase dectector reference frequency is used, giving the widest possible loop bandwidth.
付録このPLL分周器の値のアルゴリズムは、可能な限り広いループ帯域幅を与えつつ、最高の位相ディテクタ基準周波数を使用するよう、周波数シンセサイザのフィードバック分周器と基準分周器を求めるものです。

The loop bandwidth is generally set to 1/5 to 1/10 of the voltage-loop bandwidth in order to prevent interference with the voltage loop, which is sufficient for current balancing as slow adjustments are usually all that are required.
ループ帯域幅は電圧ループとの干渉を防ぐため、一般に電圧ループ帯域幅の1/5~1/10に設定されます。通常、電流バランスでは、低速な調整しか要求されないため、この値で十分です。

Thus, as the loop filter corner is pushed farther out, the integrated phase error of the LO signal is increased according to the following equation: Integrated Noise 10 x log(F2/F1) where F1 and F2 are the narrow and wide loop bandwidths respectively.
したがって、ループフィルタのコーナーがさらに外側にプッシュされ、LO信号の集積位相誤差は、という式に従って増大します。ここで、F1とF2は、それぞれ狭ループ帯域幅と広ループ帯域幅です。

Block diagram of the AD9523-1. Many engineers think of dual-loop PLLs as frequency translators that reduce the reference input jitter by a fixed amount, but it is more accurate to think of them as low phase noise frequency translators whose performance is affected by each PLL's loop bandwidth and the phase noise profiles of the VCO/VCXOs.
AD9523-1のブロック図多くのエンジニアは、デュアル・ループPLLを一定量のリファレンス入力ジッタを低減する周波数変換器であると考えていますが、正確には各PLLのループ帯域幅とVCO/VCXOの位相ノイズ特性によって性能が左右される低位相ノイズの周波数変換器と考えたほうがよいでしょう。