VERIFICATION ENVIRONMENT Meaning in Japanese - translations and usage examples

• 検証環境

Examples of using Verification environment in English and their translations into Japanese

AMBA bus verification environment.
AMBAバス検証環境。

We recommend using them in development or verification environments….
開発環境や検証環境の活用などをお勧めいたします。

The IPv6 Verification Environment(Testbed) is ready now.
IPv6検証環境（テストベッド）受付中。

Create a queue manager group verification environment.
キューマネージャー・グループの検証環境の作成。

Unified verification environment for"System Level Design," including both electronics/electric design and mechanical design processes.
電子/電気設計プロセスとメカ設計プロセスの両方を含む「システムレベル設計」の統合検証環境を実現すること。

Toward the realization of the seamless verification environment for"camera system".
カメラシステム」シームレス検証環境の実現にむけて。

Current global network environments in online games that realize IPv4/ IPv6 dual stack real-time P2P communication and a method of constructing a verification environment:: JANOG43.
IPv4/IPv6デュアルスタックなリアルタイムP2P通信を行うオンラインゲームにおける、現在の国内/海外ネットワーク環境と、それに対する検証環境の構築手法::JANOG43。

We recommend using them in development or verification environments in your company.
御社でも開発環境や検証環境の活用などをお勧めいたします。

Every complex verification environment has numerous data sources which need to be managed- design and verification source code, regression data, bug tracking data, requirements, verification plans and more.
すべての複雑な検証環境には、管理を必要とする多くのデータ・ソース、例えばデザインと検証のソースコード、レグレッション・データ、バグ・トラッキング・データ、要求事項、検証プラン等が存在します。

I already have Verilog HDL/VHDL LSI development and functional verification environments.
すでにVerilogHDL/VHDLのLSI開発/機能検証環境を所有しています。

Our service offers total support from test design, building verification environment to test execution which can verify the quality level of your development tools.
テスト設計から検証環境構築、テスト実施までを弊社でトータルにお引き受けし、お使いの開発ツールの品質レベルを検証いたします。

That is why it is possible to continue to use LSI development and functional verification environments.
そのため、お客様が所有するLSI開発/機能検証環境をそのまま利用できます。

Changes from before the update, Function List, release contents, system requirements, verification environment, third party License List, limitations, Regulations, copyright, and describes the special remarks.
前アップデートからの変更点、機能一覧、リリース内容、システム要件、検証環境、サードパーティライセンス一覧、制限事項、保証規程、著作権および特記事項について説明します。

Result of JPCERT/CC Verification JPCERT/CC has verified that widely spread exploit code that exploits Adobe Reader and Acrobat vulnerabilities does not run in the following verification environment.
JPCERT/CCによる検証結果JPCERT/CCでは、以下の検証環境にて現在インターネット上で広範に行われている AdobeReaderとAcrobatを狙った攻撃コードが動作しないことを確認しました。

About HES-DVM HES-DVMTM is a fully automated and scalable hybrid verification environment for SoC and ASIC designs.
HES-DVMについてHES-DVMTMはSoC/ASIC開発用の全自動かつスケーラブルなハイブリッド検証環境です。

Version 3.11 of the GUI-based FPGA design and verification environment now supports Lattice's recently announced MachXO3D FPGAs which are designed to improve hardware security throughout the product lifecycle by adding Root-of-Trust(RoT) capability.
GUIベースのFPGA設計および検証環境のバージョン3.11は、Root-of-Trust(RoT)機能を追加することで製品ライフサイクル全体を通してハードウェアセキュリティを実現するために設計された、MachXO3DFPGAをサポートします。

About HES-DVM HES-DVMTM is a fully automated and scalable hybrid verification environment for SoC and ASIC designs.
HES-DVMについてHES-DVMTMは全自動・スケーラブルなSoC/ASICデザイン向けのハイブリッド検証環境です。

Using technologies of modeling, verification environment construction and high-level synthesis(HLS), simulation models are created at abstraction levels depending on the purpose, which significantly reduces the system design period and leads to a coherent design service ranging from algorithm study to the consideration and proposal of hardware implementation and high-level synthesis.
開発期間の短縮やトータルコストを低減プログラマブルなアナログICanalogramESL(高位設計)モデリング技術、検証環境構築技術、高位合成(HLS)技術を用いて、目的に応じた抽象度のシミュレーションモデルを作成、システム設計の期間短縮。

About HES-DVMTM HES-DVMTM is a fully automated and scalable hybrid verification environment for SoC and ASIC designs.
HES-DVMTMについてHES-DVMTMはSoC/ASIC開発用の全自動かつスケーラブルなハイブリッド検証環境です。

The Certitude system provides detailed information on the ability of your verification environment to activate, propagate and detect"systematic faults" that represent potential bugs in your design, exposing significant weaknesses that have gone unnoticed by other tools.
Certitudeシステムを利用すると、ユーザの検証環境がデザインの潜在的バグ(システマティック故障)をどの程度活性化、伝播、検出できるかについて詳細情報が得られ、他のツールでは見落とされていた重要な弱点を洗い出すことができます。

UVM Graph& ToolboxCategory: Debug and AnalysisThese UVM debug tools help visualizing UVM verification environment in top-down fashion.
UVMGraphおよびToolboxCategory:デバッグおよび解析これらのUVMデバッグツールは、トップダウン方式でUVM検証環境を可視化するのに役立ちます。

Aldec's Active-HDL and Riviera-PRO HDL simulators offer a complete FPGA or ASIC verification environment, including effective design creation, and high-performance RTL and gate-level simulation.
アルデックのActive-HDLとRiviera-PROHDLシミュレータは包括的なFPGA/ASIC検証環境で、効率的なデザイン作成や高速RTL/ゲートレベル・シミュレーションなどの機能を備えています。

Verdi Protocol Analyzer, available with the VC Verification IP(VIP) portfolio, is a simulator independent, protocol and memory aware debug environment that enables users to quickly debug with any verification environment and easily share simulation results across teams.
VCVerificationIP(VIP)ファミリーで提供されるVerdiProtocolAnalyzerは、シミュレータに依存しないプロトコルおよびメモリー認識型のデバッグ環境で、ユーザーは任意の検証環境でプロトコルを迅速にデバッグし、プロトコル・ベースのシミュレーション結果をチーム内で簡単に共有することができます。

Comparison of the packets captured when running the program provided by the informant in a verification environment and those that were collected with the Internet Scan Data Acquisition System of JPCERT/CC is shown in Figure 4.
報告者より提供されたプログラムを検証環境で動作させたパケットキャプチャとJPCERT/CCの定点観測で、収集されたパケットキャプチャを比較したものを図4に示します。

Operation Modes The Certitude system works in three modes: Verification improvement mode analyzes the verification of your design and identifies specific holes and weaknesses Metric mode objectively measures the overall quality of your verification environment Safety mode assesses your safety mechanisms relative to the ISO 26262 automotive standard.
動作モードCertitudeシステムには、3つの動作モードがあります。検証品質向上モード:設計の検証を解析し、抜けや弱点を特定します。検証品質測定モード:検証環境全体の品質を客観的に測定します。

The Java logo is displayed on the browser.- Verification result for JRE 6 Update 20 As a result of executing the exploit code in the above verification environment with JRE 6 update 20 installed, JPCERT/CC has confirmed that calc. exe is not executed.
ブラウザ上にJavaのロゴが表示される- JRE6Update20での検証結果上記検証環境にJRE6update20をインストールした構成にて、実証コードを実行した結果、calc. exeが実行されないことを確認。

About HES-DVMTM HES-DVMTM is a fully automated and scalable hybrid verification environment for SoC and ASIC designs.
HES-DVMTMについてHES-DVMTMはSoC/ASICデザイン向けの全自動かつスケーラブルなハイブリッド検証環境です。

Since system coordination between multiple OSSs has already been verified in CTC's Technical Solution Center and the Advanced Technology LAB(CTC's system verification environment), the system is built without the need to test the process of developing and verifying coordination functions between the OSSs.
CTCの総合検証センター「TechnicalSolutionCenter」やシステム検証環境「先端技術LAB」で、あらかじめOSS間のシステム連携検証が行われているため、OSS同士の連携機能の開発や検証の工程を短縮して、システムを構築します。