設計検証 Meaning in English - translations and usage examples

• design verification
• design validation

Examples of using 設計検証 in Japanese and their translations into English

設計検証-ショートバージョン。
Design Verification- short version.

RTLレベルでの設計検証（DV）。
Design verification(DV) at RTL level.

POC、プロセス開発、設計検証、コンサルティング。
Proof of concept, process development, design validation builds& consulting.

ゲートレベルでの設計検証(例、ゲートレベル・シミュレーション-ユニット遅延、並びにSDFアノテーション)。
Design Verification at gate level(i.e. Gate Level Simulations- both unit delay and SDF annotated).

設計検証-業界をリードする信頼性とMTBF環境ストレススクリーニング、電気的過剰ストレス、長期アーキングおよびHALT準拠。
Design Validation- Industry leading reliability and MTBF. Environmental stress screening, electrical overstress, extended arcing and HALT compliance.

設計検証、WorkingMock-up制作、構造と形合検討、設計問題集め。
Design verification, Working Mock-up creation, Structure and assembly review, design flaw gathering.

土木工学では、エンジニアは設計と施工、設計検証などの分野で働くことができます。
In Civil Engineering, engineers can work in the fields of Design and constructions, design verification, etc.

設計検証およびデバッグ／解析には、MPEG-2TSテストおよびエレメンタリ・ストリーム・データの評価が含まれます。
Design verification and debug/analysis may involve MPEG-2 TS testing as well as the evaluation of the elementary stream data.

ミュンヘン応用科学大学との協力により、CHIPSAllianceはオープンソースの設計検証ワークショップをミュンヘンで開催します。
In cooperation with Munich University of Applied Science, the CHIPS Alliance is conducting an open source design verification workshop in Munich.

また、ラボの研究員は、設計検証と製品認証を行うためのテスト計画策定についてお客様に助言をします。
In addition, the lab's employees advise its clients on drawing up test plans in the context of design validation and product certification.

設計検証SCADESuiteのDesignVerifierは、安全要件を形式的に表現および評価して、開発プロセスの早い段階でバグを検出しやすくするための検証支援ツールです。
Design verification SCADE Suite Design Verifier is a verification assistant that formally expresses and assesses safety requirements, providing a productive way to find bugs early in the development process.

シリコンモールド成型の3Dプリントは、このため、設計検証および機能テスト、少量の部品を最終製品としての製造において非常に合理的な方法です。
D printing the silicone mold patterns is therefore a fast and affordable way to produce small volumes of parts to be used as the final product or to perform design verification or functional testing.

シノプシスのカスタム設計検証ソリューションには、回路シミュレーションCustomSim®とHSPICE、シンボリックシミュレーションESP-CVが含まれていますが、NanoTimeは中でも重要なコンポーネントです。
NanoTime is a key component of the Synopsys custom design verification solution that includes CustomSim® and HSPICE for circuit simulation and ESP-CV for symbolic simulation.

シノプシスはUMCと提携して、65nm、55nm、40nmのノードにおける設計検証でICValidatorのサポートを提供してきましたが、これを最新の28nmテクノロジーまで拡張します。
Synopsys has collaborated with UMC to deliver IC Validator support for design verification at the 65-nm, 55-nm and 40-nm nodes and is now extending this to the latest 28-nm technology.

また、周波数マージン処理機能により、標準への準拠やシステムのタイミング・マージン・テストなどのシステム設計検証テスト(DVT)が容易になります。
The device provides fine and coarse frequency margining options through I2C serial interface to support system design verification tests(DVT), such as standard compliance and system timing margin testing.

オーストラリア全域をカバーしている同社のサービスには、3Dドラフティング、有限要素解析、疲労解析、設計検証、ひずみ計測などがあり、耐久性のあるSomatXRシステムが活躍しています。
Deacon's Australia-wide services include 3D drafting, finite element analysis, fatigue analysis, design verification and strain gauging- making the durable SomatXR system a perfect fit for their work.

セラザネッティ氏と彼のチームは、主にストラタシスのテクノロジーを設計検証や適合性・形状確認用のスケールモデルおよび高機能プロトタイプ部品の製作に活用しています。
Serrazanetti and his team utilize Stratasys' technology predominantly to produce scale models and advanced functional prototype parts for design verification and fit and form suitability.

Cheng教授は大規模集積回路(VLSI)のテスト技術や設計検証などの研究分野における世界的な権威であり、電子光学システムの設計自動化やモバイル・コンピュータ・ビジョン、学習ベースのマルチメディア・コンピューティングなど、幅広い研究分野における研究業績を有しています。
Prof. Cheng is a world authority in the field of VLSI testing and design verification, as well as an impactful contributor across a wide range of research areas including design automation of electronic and photonic systems, mobile computer vision, and learning based multimedia computing.

ラピッドFPGAベースのプロトタイピング・ハードウェアと各種ソフトウェアPrototypeReadyTMIP、インターフェイスおよびプラットフォームシステムレベル設計検証およびツール200以上の顧客を有するS2Cは、SoCの設計期間を短縮するSoC/ASIC開発ソリューションのご提供に力を注いでいます。
S2C provides: Rapid FPGA-based prototyping hardware and automation software Prototype ReadyTM IP, interfaces and platforms System-level design verification and acceleration tools With over 200 customers, S2C's focus is on SoC/ASIC development to reduce the SoC design cycle.

FPGAベースのラピッド・プロトタイピング向けハードウェアおよび自動化ソフトウェアPrototypeReadyTMIP、インタフェースおよびプラットフォームシステムレベル設計検証およびアクセラレーション・ツール200以上の顧客に800件以上の導入実績を有するS2Cは、SoCの設計期間を短縮するSoC/ASIC開発ソリューションの提供に力を注いでいます。
S2C provides: Rapid FPGA-based prototyping hardware and automation software Prototype ReadyTM IP, interfaces and platforms System-level design verification and acceleration tools With over 200 customers and more that 800 systems installed, S2C's focus is on SoC/ASIC development to reduce the SoC design cycle.

VU440LSはS2CProdigyの完全なプロトタイピング・ソリューションの一部であり、ProdigyPlayerProTMおよびProdigyMulti-DebugModuleとシームレスに連携し、パーティショニング、多重化ピンの自動挿入、複数FPGAでのディープトレース・デバッグを使用することができ、設計検証とソフトウェア開発を加速します。
VU440LS is part of S2C Prodigy Complete Prototyping Solutions and works seamlessly with Prodigy Player ProTM and Prodigy Multi-Debug Module that allows for partitioning, auto pin-multiplexing insertion and multi-FPGA deep trace debugging, to accelerate the design verification and software development.

最新バージョンでは、ユーザーはクランプ固定の設計検証、スプリング制御ローラーの事前定義された軌道の追従の可否の確認、さらにはヘミングの不具合の可能性の評価ができ、完全に組み立てた状態のスプリングバックを予測します。
With this version, the user can validate the design of the clamping fixture, check if the spring supported roller follows the predefined trajectory, evaluate potential hemming defects as well as predict full assembly springback.

現在S2Cは下記の商品をご提供しています。ラピッドFPGAベースのプロトタイピング・ハードウェアと各種ソフトウェアPrototypeReadyTMIP、インターフェイスおよびプラットフォームシステムレベル設計検証およびツール200以上の顧客を有するS2Cは、SoCの設計期間を短縮するSoC/ASIC開発ソリューションのご提供に力を注いでいます。
S2C provides: Rapid FPGA-based prototyping hardware and automation software Prototype ReadyTM IP, interfaces and platforms System-level design verification and acceleration tools With over 200 customers and more that 800 systems installed, S2C's focus is on SoC/ASIC development to reduce the SoC design cycle.

Azimuthのソリューションインフラ開発者は、技術開発試験、設計検証試験および品質保証試験プロセスの中心に、以下のアプリケーションと併せてAzimuthのADEPT-nテストプラットフォームを導入しました。Azimuthの自動化されたレートvs.レンジパフォーマンスのテストソリューションは、データスループットにおけるレンジの影響についてシンプルで再現可能な分析を提供します。
Azimuth's Solution The infrastructure developer has positioned Azimuth's ADEPT-n test platforms at the heart of its engineering development, design validation, and quality assurance testing processes with the following applications: Azimuth's automated rate vs. range test test solution delivers simple, repeatable analysis of the impact of range on data throughput.

また、高性能のSystemVerilogランダム制約ソルバと新型のUVM対応デバッギングツールを搭載し、シミュレーション容量も改善されました。Riviera-PRO2013.06は検証性能を高め、高速にカバレッジを完了させ、今日の厳しい経済情勢や競争の中で設計検証チームに求められる生産性の水準を達成できるようにします。
Also equipped with a new high-performance SystemVerilog random constraint solver, new UVM-aware debugging tools, and improved simulation capacity, Riviera-PRO 2013.06 increases verification performance, accelerates coverage closure, and provides design verification teams with the tool they need to achieve the productivity required by today's economy and competition.

使用事例測定されたFRFからの1点参照の従来の実験モード解析を実行有限要素(FE)モデルの相関および更新、設計検証、トラブルシューティング、ベンチマーキングおよび品質管理に使用するモーダルパラメータの推定有限要素法解析(FEA)の結果を使用した試験計画と検証特徴このソフトウェアには、トップダウンまたはボトムアップのモデリングを使用したジオメトリ作成用の強力なツールが含まれています。
USE SCENARIOS Single-reference classical modal analysis from measured FRFs Estimation of modal parameters to be used for finite element(FE) model correlation and updating, design verification, trouble-shooting, benchmarking and quality control Test planning and validation using finite element analysis(FEA) results CHARACTERISTICS The software contains powerful tools for geometry creation using top-down or bottom-up modeling.

ANSYSAcademic製品ライセンスを次のような商業活動に使用することはできません。量産のための設計、設計検証、または設計評価作業商業生産のためのエンジニアリング作業市場調査大学生、教職員、または学術界の顧客スタッフによるコンサルティング業務民間企業の従業員トレーニングAcademic製品ライセンスフォームで使用している具体的な文言については、ANSYSの営業担当者から入手できます。
ANSYS Academic product licenses may not be used for any commercial activity, such as: Commercial production design, design validation or design assessment work Commercial manufacturing engineering work Commercial research Consulting work performed by academic students, faculty or academic account staff Training of commercial company employees The specific language that we use on our academic product license form is available from your ANSYS sales contact.

ハードウェアの設計検証。
Hardware Design Verification.

設計検証の用語定義。
Design Verification Term Definition.

設計検証（試作機検証）。
Design verification(prototype verification)..