Sta znaci na Srpskom BRANCH PREDICTION - prevod na Српском

• предвиђање гранања
• предвиђање грана
• предвиђања гранања
• грана прогнозе
• branch prediction

Примери коришћења Branch prediction на Енглеском и њихови преводи на Српски

Scott McFarling proposed combined branch prediction in his 1993 paper.
Scott McFarling је предложио комбиновање предвиђање гранања и свом раду 1993. године.

Branch prediction attempts to guess whether a conditional jump will be taken or not.
Предвиђање гранања покушава да погоди да ли ће доћи до условног скока или не.

The architecture implements predication, speculation, and branch prediction.
Архитектура имплементира предвиђање, спекулације, и предвиђање гранања.

In particular, Spectre centers on branch prediction, which is a special case of speculative execution.
Spectre се посебно фокусира на предвиђање гранања, што је посебан случај спекулативног извршења.

Branch prediction and branch target prediction are often combined into the same circuitry.
Предвиђање гранања и циљ предвиђања гранања се често комбинују у истом колу.

Other than this, RISC-V does not require branch prediction, but core implementations are allowed to add it.
Осим овог, РИСК-V не захтева предвиђање грана, али основним имплементацијама је дозвољено да га додају.

The VAX 9000, announced in 1989, is both microprogrammed and pipelined, and performs branch prediction.
VAX 9000, најављен 1989. године, био је и микропрограмиран и са проточном обрадом, и обављао је предвиђање гранања[ 15].

The Intel Pentium 4 accepts branch prediction hints, but this feature was abandoned in later Intel processors.
Интел Пентиум 4 прихвата погодак предвиђања гранања, док је ова функција напуштена у каснијим процесорима.

The Burroughs B4900, a microprogrammed COBOL machine released around 1982, was pipelined and used branch prediction.
Burroughs B4900, микропрограмирана COBOL машина избачена 1982. год. била је са проточном обрадом и користила је предвиђање гранања.

The B4900 branch prediction history state is stored back into the in-memory instructions during program execution.
B4900 историја предвиђања гранања је ускладиштена назад у унутрашњој меморији инструкција током извршавања програма.

However, in addition to the IBM 3090, there are several other examples of microprogrammed designs that incorporated branch prediction.
Међутим, заједно са IBM-3090, постоји неколико примера микропрограмираних дизајна који имају уграђено предвиђање гранања.

Multiple Branch Prediction examines the program flow along several branches and predicts where the next instruction will be found in memory.
Multiple Branch Prediction ispituje tok programa duž više njegovih grana i predviđa gde će se sledeća instrukcija naći u memoriji.

The first commercial RISC processors, the MIPS R2000 and R3000 and the earlier SPARC processors, do only trivial"not-taken" branch prediction.
Први комерцијални RISC процесори, MIPSR2000 и R3000 и ранији SPARC процесори, извршавали су само једноставно" не-узето" предвиђање гранања.

The B4900 implements 4-state branch prediction by using 4 semantically equivalent branch opcodes to represent each branch operator type.
B4900 реализује 4-фазно предвиђање гранања помоћу 4 семантички еквивалентних грана opcode-а да представљају сваку врсту гране оператора.

Microprogrammed processors, popular from the 1960s to the 1980s and beyond, took multiple cycles per instruction, and generally did not require branch prediction.
Микропрограмирани процесори, популарни од 1960-их до 1980-их и даље, узимају више циклуса по инструкцији, а генерално не захтевају предвиђање гранања.

Some processors allow branch prediction hints to be inserted into the code to tell whether the static prediction should be taken or not taken.
Неки процесори омогућавају да се погодак предвиђања гранања убаци у код, да каже да ли статичко предвиђање треба да се узме или не.

The Alpha 21264 and Alpha EV8 microprocessors used a fast single-cycle next-line predictor to handle the branch target recurrence and provide a simple and fast branch prediction.
Alpha 21264 и Alpha EV8 микропроцесори користе брзи једно-циклусни предвиђач следеће линије да би управљали понављањем циљног гранања и да би пружили једноставно и брзо предвиђање гранања.

The trade-off between fast branch prediction and good branch prediction is sometimes dealt with by having two branch predictors.
Компромис између брзог предвиђања гранања и доброг предвиђања гранања се понекад успостави тако што ће имати два предвиђања гранања..

Sometimes a designer focuses on improving performance by making significant improvements in CPI(with techniques such as out-of-order execution, superscalar CPUs, larger caches, caches with improved hit rates, improved branch prediction, speculative execution, etc.), while(hopefully) not sacrificing too much clock frequency-leading to a brainiac CPU design.
Понекад дизајнер фокусира на побољшање перформанса тако што значајно побољшава у ИПЦ( са техникама као што су ван реда извршења, суперскалар процесор, већа кеш меморија, кеш са побољшаним хит стопама, побољшана грана прогнозе, спекулативно извршавање, итд), док( надамо се) не жртвују превише фреквенције сата водећи на паметан дизајн ЦПУ.

First, it shows that branch prediction logic in modern processors can be trained to reliably hit or miss based on the internal workings of a malicious program.
Прво, показује да се логика предвиђања гранања у савременим процесорима може истренирати за поуздано погађање или промашивање на основу интерног рада злонамерног програма.

The early implementations of SPARC and MIPS(two of the first commercial RISC architectures) used single-direction static branch prediction: they always predict that a conditional jump will not be taken, so they always fetch the next sequential instruction.
Ране имплементације SPARC и MIPS( две од првих комерцијалних RISC архихектура) користи један правац статичког предвиђања гранања: оне увек предвиђају да условни скок неће бити узет( неће доћи до условног скока), тако да, оне увек донесу следећу секвенцијалну инструкцију.

Branch prediction became more important with the introduction of pipelined superscalar processors like the Intel Pentium, DEC Alpha 21064, the MIPS R8000, and the IBM POWER series.
Предвиђање гранања је постало важније са инструкцијом проточне обраде, суперскаларног процесора као што је Интел Пентијум, DEC Alpha 21064, MIPS R8000, и IBM POWER серије.

As is usual for this class of CPU, the K8 has fairly complex branch prediction, with tables that help predict whether branches are taken and other tables which predict the targets of branches and jumps.
Као што је уобичајено за ову класу процесора, К8 има прилично сложено предвиђање гранања, са табелама које помажу у предвиђању да ли су те гране преузете и друге табеле која предвиђају циљеве грана и скокове.

Sometimes a designer focuses on improving performance by making significant improvements in CPI(with techniques such as out-of-order execution, superscalar CPUs, larger caches, caches with improved hit rates, improved branch prediction, speculative execution, etc.), while(hopefully) not sacrificing too much clock frequency- leading to a brainiac CPU design.
Понекад дизајнер фокусира на побољшање перформанса тако што значајно побољшава у ИПЦ( са техникама као што су ван реда извршења, суперскалар процесор, већа кеш меморија, кеш са побољшаним хит стопама, побољшана грана прогнозе, спекулативно извршавање, итд), док( надамо се) не жртвују превише фреквенције сата водећи на паметан дизајн ЦПУ.

The later, R4000 uses the same trivial"not-taken" branch prediction, and loses two cycles to each taken branch because the branch resolution recurrence is four cycles long.
Касније, R4000 користи исто тривијално" не-узет" предвиђање гранања, и губи два циклуса за сваку узету грану, јер понављање резолуција грана је било дуго четири циклуса.

Without branch prediction, the processor would have to wait until the conditional jump instruction has passed the execute stage before the next instruction can enter the fetch stage in the pipeline.
Ако не би било предвиђања гранања, процесор би морао да чека да инструкција условног скока прође фазу извршавања пре него што следећа инструкција може да уђе у фазу у проточне обраде.

Spectre is a vulnerability that affects modern microprocessors that perform branch prediction.[1][2][3] On most processors, the speculative execution resulting from a branch misprediction may leave observable side effects that may reveal private data to attackers.
Spectre је рањивост која утиче на савремене микропроцесоре који врше предвиђање грана.[ 1][ 2][ 3] На већини процесора спекулативно извршење, које је резултат погрешне прогнозе гране, може оставити видљиве нежељене ефекте који нападачима могу открити приватне податке.

Static branch prediction added to pipeline Optional level-2 cache 64-bit or 128-bit path to AMBA AHB interface Higher performance possible(claimed by manufacturer: 1.7 DMIPS/MHz as opposed to 1.4 DMIPS/MHz of LEON3) Rad hardened.[1].
Статичко предвиђање грана је додато цевоводу Необавезна кеш меморија нивоа 2 64-битна или 128-битна путања до АМБА АХБ( Advanced Microcontroller Bus Architecture) интерфејса Могуће веће перформансе( тврди произвођач: 1, 7 ДМИПС/ МХз за разлику од 1, 4 ДМИПС/ МХз ЛЕОН3) Рад очврснуо.

If the hardware determines that the branch prediction state of a particular branch needs to be updated, it rewrites the opcode with the semantically equivalent opcode that hinted the proper history.
Ако хардвер утврди да фаза предвиђања гранања одређене гране треба да се ажурира, он ће прерадити операциони код са семантички еквивалентним операционим кодом који је погодио одговарајућу историју.