日本語 での 立上り の使用例とその 英語 への翻訳
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立上り時間tr-50-ns。
防水層の立上り部を保議し、破断事故を防ぎます。
ランク2出力が/LD制御信号の立上りエッジでラッチされます。
低電流負荷条件下での、PWM立上りとOPTOにおけるフィードバック電圧との比較。
今回は「出力過渡応答と出力電圧立上り波形」について説明します。
In this section, we will explain"Output transient response and rising output voltage waveform.立上り時間も立下り時間もMAX9979の仕様の範囲内です。
拡張ネットワークフロントエンドの改善によって、こうした立上りエッジの問題に対処しています。
The improvements to the extended network front-end address these rising edge issues.クロックの立上りエッジでシフトレジスタの内容は左に1ビットシフトされます。
At the rising edge of the clock, the contents of the shift register are shifted one bit to the left.各ラッチの出力はラッチのクロック信号の立上りエッジで保持またはラッチされます。
The outputs of the latches are held, or latched, on the rising edge of the latches clock signal.これは、割り込み線の信号の立上りエッジによって、割り込みが立ち上げられることを意味します。
This means that the interrupt is raised by the rising edge of the signal on the interrupt line.DACには、その出力容量により、内部遅延と立上り時間の2つの遅延要素があると考えられます。
The DAC is assumed to have two components of delay,internal delay and rise time, owing to its output capacitance.TNEGは、TCLKの立上りエッジ(TCINV0)またはTCLKの立下りエッジ(TCINV1)のいずれかで、サンプリングされます。
TNEG is sampled either on the rising edge of TCLK(TCINV 0) or on the falling edge of TCLK TCINV 1.図4のジェネレータは、振幅1Vと500psの立上り時間(tr)のステップパルスを供給します。
パルスの立上り時間が短いほど、TDRで解析できるパターンは小さくなります。
マスタ/スレーブデバイスとも、SPIデータはSCLKの立下りエッジで変化し、立上りエッジでサンプリングされます。
SPI data changes on the SCLK falling edge,and is sampled on the rising edge for both master and slave devices.これによって、SPIモジュールがクロックの立上りエッジでデータをラッチするように設定され、データ長が8ビットに設定されます。
This configures the SPI module to latch data on rising clock edges and sets the data length to eight bits.図2.この回路は、MAX3373回路の静電容量とクロック速度に対する立上り時間を評価するために使われます。
Figure 2. This circuit is used to evaluate the rise time vs. capacitance and clock rate of データは、SCK信号の立上りエッジによってレシーバにラッチされますが、SCKがローのままであると、データは受信されません。
The data are latched into the receiver by the rising edges of the SCK signal, but when the SCK stays low, no data are received.これは、バス容量による影響が最も大きいローからハイへの遷移(つまり、立上りエッジ)について決定する必要があります。
This needs to be determined for low-to-high transitions(i.e., the rising edge) because this is affected the most by bus capacitance.この立上り緩衝材（防水層破断防止緩衝材）を使用することにより、立上り部を保護し、防水層の破断事故を防止します。
Rises are protected and breakage of waterproof layers is prevented by using the rise buffers(waterproof layer breakage prevention buffers).ここではMAX3373の低電圧のレベル変換器は、変換器の機能というよりも立上り時間を加速するために使われています。
The MAX3373 low-voltage level translatoris used here for its ability to accelerate rise time, rather than its capability as a translator.アクティブローのCSの立下りエッジから次の立上りエッジまでの間に正確にこのビット数を含んでいない転送は無視されます。
Any transmission that does not contain exactly that number of bits between the falling andsubsequent rising edge of active-low CS will be ignored.この場合、クロックがスクリーン上に見えるようにトリガー後の最初の立上りエッジを遅延させる遅延ユニットを試験構成の中に挿入しなければなりません。
In that case,one must insert a delay unit in the setup that delays the first rising edge after triggering so that it can be seen on the screen.はじめにクロックの立上りエッジがスレッショルドVTHをクロスする点をTPER(n)と定義します。ここで、nは図1に示す時間領域における指標です。
We begin by defining the clock rising-edge crossing point at the threshold VTH as TPER(n), where n is the time domain index, as shown in Figure 1.水切り材は、各種シート防水、アスファルト防水工事のパラペット、壁部の立上りなどの防水層端末押えにバツグンに効果を発揮します。
Water bars exert outstandingeffects to hold waterproof layer ends at the rises of parapets and walls for various sheet waterproofing and asphalt waterproofing works.明らかに遅い立上り時間は、信号が50%から100%に達するのに要する時間です。立下り時間(右側)は、0から50%までの時間です(はるかに高速です)。
The apparently slow rise time is the time the signal takes to go from 50% to 100%; the fall time(the right side) is the time it takes to go from 0 to 50% much faster.このインダクタンスによって電流ステップの立上り時間が制限され、ドレインとソース間容量のCDSと寄生トレースインダクタンスのLPARAの間にリンギングが生じます。
This inductance will limit the rise time of the current step and cause ringing between the drain-to-source capacitance, CDS, and the parasitic trace inductance, LPARA.立上り時間と電圧または電流ステップが分かると、寄生インダクタンス、抵抗、および容量によるステップに及ぼす影響の程度を推定することができます。
Once the rise time and the voltage or current step are known, a measure of the effects on the step from any parasitic inductance, resistance, and capacitance can be estimated.新しい1-Wireフロントエンドは、高周波ノイズ用のローパスフィルタ、ローからハイへの切換え時の電圧ヒステリシス、および立上りエッジホールドオフ時間という3つの主要要素を備えています。
The new 1-Wire front-end incorporates three main components: a lowpass filter for high-frequency noise,voltage hysteresis on low-to-high switching, and a rising-edge hold-off time.したがって、コントローラの応答を調べる場合、コントローラの応答を完全に試験するために必要なステップの立上り時間は最低fSW/2の周波数成分を注入するために十分に高速でなければなりません。
When looking at the response of the controller, therefore, the rise time of the step required to fully test the controller's response should be fast enough to inject a frequency component of at least fSW/2.
