CLOCK CYCLES 한국어 뜻 - 한국어 번역

• 클럭 사이클
• 클록 사이클이
• 클록 사이클

영어에서 Clock cycles 을 사용하는 예와 한국어로 번역

Clock cycles.
클럭 신호.

Of 64 clock cycles.
완료하는데 64 clock cycle이 소요된다.

To improve throughput, GDDR3 memory transfers 4 bits of data per pin in 2 clock cycles.
밴드위스(bandwith)를 향상시키기 위해 GDDR3는 2 클럭 사이클만에 핀 당 4 비트의 데이터를 전송한다.

D IPS/ clock cycles per second.
D IPS / 초당 클럭 사이클.

Blocks, combinations of blocks, and/or the flowchart as a whole may be pipelined over multiple clock cycles.
블록들, 블록들의 조합들, 및/또는 전체적인 흐름도는 다수의 클록 사이클들에 걸쳐 파이프라이닝될 수 있다.

Therefore take many CPU clock cycles to complete.
메모리 접근을 완료하는 것은 많은 CPU clock Cycle이 요구된다.

Not all instructions are created equal as some are quicker to complete while others can take a number of clock cycles to complete.
모든 명령어들이 동등하게 생성되지는 않는데, 그 이유는 일부는 더 신속하게 완성되는 한편, 다른 것들은 완성하는데 다수의 클록 사이클이 걸릴 수 있기 때문이다.

Depending on the instruction, this can take from 2x to 100x clock cycles, which explains why you need more than a 486MHz CPU to emulate a GameCube.
명령에 따라서는, 2배에서 100배 클럭 사이클이 걸릴 수 있습니다, 이것이 게임큐브를 에뮬레이트하기 위해서는 왜 당신이 486MHz CPU보다 더 필요한지를 설명합니다.

Not all commands are created equal, as some complete more quickly, while others may take a number of clock cycles before they finish.
모든 명령어들이 동등하게 생성되지는 않는데, 그 이유는 일부는 더 신속하게 완성되는 한편, 다른 것들은 완성하는데 다수의 클록 사이클이 걸릴 수 있기 때문이다.

Furthermore, as different types of operations may be executed in one or multiple clock cycles through the FUC, intermediate results of the instructions and/or data may also be sequenced and/or buffered.
더욱이, 상이한 유형들의 연산들이 FUC를 통해 하나 또는 다수의 클록 사이클들에서 실행될 수 있으므로, 지시들 및/또는 데이터의 중간 결과들이 또한 시퀀싱 되고 및/또는 버퍼링될 수 있다.

CISC processors use a large number of instructions, some of which can perform rather complicated functions, but which require generally many clock cycles to execute.
CISC 프로세서들은 다수의 명령어들을 사용하는데, 그들 중 일부는 다소 복잡한 펑크션들을 수행할 수 있지만 일반적으로 실행을 위해 많은 클록 사이클들을 필요로 한다.

Furthermore, as different types of operations may be executed in one or multiple clock cycles through the functional unit circuitry, intermediate results of the instructions and/or data may also be sequenced and/or buffered.
더욱, 여러 다른 유형의 연산이 기능 유닛 회로를 통해 하나 또는 다수의 클록 사이클에서 실행될 수 있으므로, 명령어 및/또는 데이터의 중간 결과도 시퀀싱 및/또는 버퍼링될 수 있다.

Because the double data rate transfers data to both rising and falling edges of the clock cycle, the DDR3-800 is measured using 400 clock cycles on a 1066 MHz input/output clock..
이중 데이터 전송 속도는 클럭 사이클의 상승 및 하강 에지에서 데이터를 전송하기 때문에, DDR3-800은 1,066MHz 입력/출력 클록에서 400클록 사이클을 사용하여 측정됩니다.

When that same scene is computed again using the exact same game state information, it could easily take a few CPU clock cycles more than one frame time(e.g., if an internal CPU bus is slightly out of phase with the an external DRAM bus and it introduces a few CPU cycle times of delay, even if there is no large delay from another process taking away milliseconds of CPU time from game processing).
동일한 장면은 정확히 동일한 게임 상태 정보를 사용하여 다시 연산될 때, 한 프레임 시간(예컨대, 만약 내부 CPU 버스가 외부 DRAM 버스와 조금 위상이 벗어나고(out of phase) 그것이 CPU 사이클 시간의 지연을 유도한다면, 그럼에도 불구하고 게임 처리에서 CPU 시간의 수 밀리세컨드(millisecond)가 걸리는 다른 처리에서 큰 지연이 있지 않다)보다 적은 CPU 클럭 사이클이 걸릴 수 있다.

For example in the case of a read request from a peripheral to memory, providing the requested data may take multiple clock cycles to have the data ready to be returned in a completion packet.
주변 장치에서 메모리로 판독 요구를 한 경우를 예를 들면, 요구된 데이터를 제공하는 것은, 그 데이터가 완료 패킷으로 리턴될 준비를 하도록 하기 위해 다수의 클럭 사이클을 취할 수 있다.

This MacBook Pro model uses incredibly fast memory technology- 2133MHz Low-Power Double Data Rate 3(LPDDR3), synchronous dynamic random-access memory(SDRAM)- ensuring that the Intel Core i5 and i7 processors are constantly fed with data without wasting clock cycles.
이 MacBook Pro 모델은 놀랍도록 빠른 메모리 기술인 2133MHz LPDDR3(Low-Power Double Data Rate 3)와 SDRAM(Synchronous Dynamic Random-Access Memory)을 사용하여 Intel Core i5 및 i7 프로세서가 클럭 사이클 낭비 없이 지속적으로 데이터를 공급받을 수 있도록 해줍니다.

This means that for a proper wakeup sequence, the client should be able to count at least 150 continuous clock cycles of the data line being high, followed by at least 50 continuous clock cycles of the data line being low.
이는 적절한 웨이크업 시퀀스에 대하여, 클라이언트는 하이인 데이터 라인의 적어도 150 개의 연속적인 클록 사이클을 카운트할 수 있어야 하고, 후속하여 로우인 데이터 라인의 적어도 50 개 이상을 카운트할 수 있어야 한다는 것을 의미한다.

This effectively removes the concept of time from the client side, and the host changes from the prior 150|is and 50^s periods for the first two states, to 150 clock cycles and 50 clock cycles, for these periods.
이것은 클라이언트 측으로부터 시간의 개념을 효과적으로 제거하고, 호스트는 최초의 2 가지 상태에 대한 종래의 150 μsec 및 50 μsec 주기를, 이 주기에 대한 150 클록 사이클 및 50 클록 사이클로 변경한다.

As presented above, the previous approach to the timing of the reverse link is configured such that the number of clock cycles is counted from the last bit of the Guard Time 1 of a reverse timing packet until the first bit is sampled on the rising edge of an 10 clock..
상술된 바와 같이, 역방향 링크의 타이밍으로의 이전의 접근법은, 제 1 비트가 IO 클록의 상승 에지에서 샘플링될 때까지 역방향 타이밍 패킷의 보호시간 1 의 마지막 비트로부터 클록 사이클의 수가 카 운 팅 되 도록 구성 된다., The previous approach to the reverse - link timing as described above is the liquid is configured to be one bit is the number of clock cycles counted from the last bit of the Guard Time 1 of a reverse timing packet until it is sampled on the rising edge of an IO clock.

DDR memory can send and receive data signals twice during one clock cycle.
DDR 메모리는 한 클럭 사이클 동안 두 번 데이터 신호를 송수신할 수 있다.

Because double data rate transfers data on both the rising and falling edge of the clock cycle, DDR3-800 is measured by using a 400 clock cycle on a 1066 MHz input/output clock..
이중 데이터 전송 속도는 클럭 사이클의 상승 및 하강 에지에서 데이터를 전송하기 때문에, DDR3-800은 1,066MHz 입력/출력 클록에서 400클록 사이클을 사용하여 측정됩니다.

Clock cycle.
클럭 신호.

Instructions Per Clock Cycle.
클럭당 명령어 처리 횟수.

The register interface sees sb_rd asserted then must return the value of the register at the address sb_addr on the sb_rd_data bus on the very next clock cycle.
기록기 공용영역은 그 때 주장된 sb_rd가 아주 다음 클럭 사이클에 sb_rd_data 버스에 주소 sb_addr에 기록기의 가치를 돌려보내야 한다는 것을 봅니다.

Posts Tagged‘Sleep Cycle Alarm Clock App'.
수면 모니터링 App “Sleep Cycle Alarm Clock”.

This mobile app is also called the Sleep Cycle Alarm Clock app.
APP 이름은 "Sleep cycle alarm clock" 이라고.

The Sleep Cycle Alarm Clock helps you wake up when your body is ready.
Sleep Cycle alarm clock〉은 우리 몸이 준비되었을 때 깨워 줍니다.

As the number of instructions per clock or cycle cannot be changed, because these are factory set, we have only to reduce the time they are executed.
클럭 또는 사이클 당 명령어 수는 공장 출하시 설정되어 있기 때문에 변경할 수 없으므로 실행 시간을 줄여야합니다.

영어 문장에서 "clock cycles"를 사용하는 방법

one or two clock cycles time frames.

It requires 36 clock cycles for key initialization and 80 clock cycles for running phase.

Instruction sequences require several clock cycles to complete.

Typical clock cycles are less than 5 seconds.

Clock cycles through colours while button is held.

Therefore, two clock cycles need to be inserted.

after two clock cycles to begin normal operation.

For people most CPU clock cycles are wasted.

Each instruction takes 5 clock cycles to complete.

a conversion is complete four clock cycles earlier.

한국어 문장에서 "클록 사이클, 클럭 사이클"를 사용하는 방법

DAC는 클록 사이클 당 추가 1 비트의 정밀성으로 입력 전압에 근접하고 있다.

인터럽트 지연은 인터럽트 요청부터 인터럽트 서비스 루틴에서 첫 명령어 실행까지의 클록 사이클 수로 측정하는 것이 일반적이다.

2) 점프 명령어는 한 클럭 사이클 딜레이를 가지게 되고 점프 다음에 오는 명령어들은 언제나 실행된다.

도 64 는 클록 사이클 시리즈 사이의 예시적인 관련 타이밍과 다양한 역방향 링크 패킷 비트의 타이밍, 및 디바이저 값을 나타낸다.

명령어 캐시 데이터 버스(14)는 한 클럭 사이클 동안 연속적인 어드레스에 배치되어 있는 명령어를 4개까지 읽어올 수 있다.

이러한 방식으로, 각각의 창은 1000개의 클록 사이클 마다 한번씩 반복된다.

DDR 메모리는 한 클럭 사이클 동안 두 번 데이터 신호를 송수신할 수 있다.

이제, 호스트는 데이터 라인을 하이로 구동시키고, 10 클록 사이클 내에 데이터 라인이 0 인 것처럼 스트로브 신호 송신을 시작할 책임이 있다.

이 에러의 확률은 라운드트립 딜레이에서의 클록 사이클 양에 따라 증가한다.

일부 실시예에서, 각각의 클록 사이클 윈도우에 버퍼가 추가되어 서로의 하나의 클록 사이클에서 브레이크 해제가 일어나는 것을 방지할 수 있다.