What is the translation of " CLOCK CYCLE " in Serbian?

• тактном циклусу
• циклусу такта

Examples of using Clock cycle in English and their translations into Serbian

MHz(each instruction takes 4 clock cycles).
MHz( свака инструкција узима 4 сатна циклуса).

With each clock cycle, one card gets fed through the ALU.
Са сваким тактним циклусом, једна картица се напаја кроз АЛУ.

SPEED 2 MHz(each instruction takes 4 clock cycles).
MHz( свака инструкција узима 4 сатна циклуса).

The number of transfers per clock cycle depends on the technology used.
Број преноса по циклусу такта зависи од технологије која се користи.

SPEED 2 MHz(each instruction takes 4 clock cycles).
Фреквенција процесора 2 MHz( свака инструкција узима 4 сатна циклуса).

Since most gates do not operate/switch at every clock cycle, they are often accompanied by a factor α{\displaystyle\alpha}.
Пошто већина врата не раде/ пребацују у сваком временском цилусу, оне су често праћене α.

For example, DDR1 SDRAM transfers 128 bits per clock cycle.
На пример, DDR1 SDRAM преноси 128 битова по једном циклусу клока.

This was because MULSCC can complete over one clock cycle in keeping with the RISC philosophy.
То је зато што MULSCC може да заврши један циклус такта држећи се RISC филозофије.

The entire operation, in this set of modules, takes place in a single clock cycle!
Цела операција, у овом скупу модула, одвија се у једном циклусу такта!

Since most gates do not operate/switch at every clock cycle, they are often accompanied by a factor α{\displaystyle\alpha}, called the activity factor.
Пошто већина врата не раде/ пребацују у сваком временском цилусу, оне су често праћене α{\ displaystyle\ alpha} фактором, који се зове активни фактор.

It also incorporates 15 register banks to facilitate an interrupt latency of 6 clock cycles.
Такође укључује 15 банака регистара како би се олакшала латенција прекида од 6 циклуса такта.

Techgage interpreted Samsung's January 2011 engineering sample as having CAS latency of 13 clock cycles, described as being comparable to the move from DDR2 to DDR3.
Techgage је тврдио да Самсунгов тест узорак из јануара 2011-е има CAS кашњење од 13 циклуса такта, што је сразмерно преласку са DDR2 на DDR3.

The two factors combine to require a total of four data transfers per internal clock cycle.
Комбинују се 2 фактора да би се захтевала укупна сума од 4 трансфера података по унутрашњем циклусу такта.

Timings CAS latency(CL), clock cycle time(tCK), row cycle time(tRC), refresh row cycle time(tRFC), row active time(tRAS).
Временски распоред Кашњења CAS( CL), временски такт циклуса( tCK), ред времена циклуса( tRC), освежавање реда времеna циклуса( tRFC), активно време реда( tRAS).

Itanium cores up to and including Tukwila execute up to six instructions per clock cycle.
У свим Itanium моделима, до Tukwila( укључујући и њу), језгра извршавају до шест инструкција по тактном циклусу.

The bus transfers 2×128 bits per clock cycle, so the 200 MHz McKinley bus transferred 6.4 GB/s, and the 533 MHz Montecito bus transfers 17.056 GB/s[33].
Магистрала је преносила 2×128 бита по тактном циклусу, тако да је 200 MHz McKinley магистрала преносила 6. 4 GB/ s, а 533 MHz Montecito магистрала је преносила 17. 056 GB/ s[ 33].

Single-cycle EDO has the ability to carry out a complete memory transaction in one clock cycle.
Једно-циклусни EDO има могућност да изврши комплетану меморијску трансакцију у једном циклусу генератора такта.

Adding a clocked register after the circuit that converts the count value to Gray code may introduce a clock cycle of latency, so counting directly in Gray code may be advantageous.
Додавање регистара сата после склопа који претвара број вредност Грејевог кода може увести сат циклуса кашњења, па рачунање директно у Грејевом коду може бити корисно.

In all Itanium models, up to and including Tukwila, cores execute up to six instructions per clock cycle.
У свим Itanium моделима, до Tukwila( укључујући и њу), језгра извршавају до шест инструкција по тактном циклусу.

Address and control signals are still sent to the DRAM once per clock cycle(to be precise, on the rising edge of the clock), and timing parameters such as CAS latency are specified in clock cycles.
Адреса и контролни сигнали се и даље шаљу на DRAM једном у току осцилаторног циклуса( прецизније, на растући обод осцилатора), и параметри мерења времена као сто су CAS кашњење који су наведени у осцилаторном циклусу.

When the compiler can take maximum advantage of this, the processor can execute six instructions per clock cycle.
Када компајлер може максимално да искористи ову способност, процесор може да извршава шест инструкција по тактном циклусу.

Since it is proving difficult to further increase the internal clock speed of memory chips, these chips increase the transfer rate by transferring more data words on each clock cycle DDR2 SDRAM transfers 4 consecutive words per internal clock cycle DDR3 SDRAM transfers 8 consecutive words per internal clock cycle.
Од кад се показало тешко да се даље повећа брзина унутрашњег такта меморијског чипа, ови чипови су повећали трансфером података у већим блоковима: DDR2 SDRAM преноси 4 узастопних реичи по унутрашњем циклусу такта.

The extra circuitry also increases power dissipation since every comparison circuit is active on every clock cycle.
Додатна кола такође повећавају потрошњу електричне енергије пошто је свако коло за поређење активно у сваком циклусу такта.

The bus transfers 2×128 bits per clock cycle, so the 200 MHz McKinley bus transferred 6.4 GB/s, and the 533 MHz Montecito bus transfers 17.056 GB/s Itanium processors released prior to 2006 had hardware support for the IA-32 architecture to permit support for legacy server applications, but performance for IA-32 code was much worse than for native code and also worse than the performance of contemporaneous x86 processors.
Магистрала је преносила 2×128 бита по тактном циклусу, тако да је 200 MHz McKinley магистрала преносила 6. 4 GB/ s, а 533 MHz Montecito магистрала је преносила 17. 056 GB/ s Itanium процесори који су издати пре 2006. године су имали хардверску подршку за IA-32 архитектуру како би подржали старе серверске апликације, али перформансе за IA-32 код су биле много лошије него обичан код и такође су биле лошије од савремених x86 процесора.

This uses the same commands, accepted once per cycle, but reads or writes two words of data per clock cycle.
Он користи исте команде, које су прихваћене једном по циклусу, али чита или пише две речи података по циклусу.

For example, if a motherboard(or processor) has its bus set at 200 MHz and performs 4 transfers per clock cycle, the FSB is rated at 800 MT/s.
На пример, ако матична плоча( или процесор) има магистралу подешену на 200 MHz и врши 4 преноса по тактном циклусу, FSB се оцењује са 800 MT/ s.

RISC(Reduced instruction set computer): a reduced set of instructions that performs a single low-level operation in one clock cycle.
RISC- Reduced Instruction Set Computer, који садрже мали број елементарних инструкција које се извршавају у свега неколико тактних интервала.

Originally simply known as SDRAM, single data rate SDRAM can accept one command and transfer one word of data per clock cycle.
Првобитно једноставно познат као SDRAM, single data rate( SDR) SDRAM може да прихвати једну команду и пренесе једну реч података по циклусу генератора такта.

HP researchers investigated a new architecture, later named Explicitly Parallel Instruction Computing(EPIC), that allows the processor to execute multiple instructions in each clock cycle.
HP-ови истраживачи су истраживали нову архитектуру, касније названа EPIC, која је дозвољавала процесору да извршава више инструкција у сваком тактном циклусу.

HP researchers tried to create a new type of processor architecture, later called Explicitly Parallel Instruction Computing(EPIC), that allows the processor to use many instructions in each clock cycle.
HP-ови истраживачи су истраживали нову архитектуру, касније названа EPIC, која је дозвољавала процесору да извршава више инструкција у сваком тактном циклусу.