What is the translation of " VERILOG " in Indonesian?

• verilog

Examples of using Verilog in English and their translations into Indonesian

Verilog A and AMS Simulation.
Verilog A dan Simulasi AMS.

The DAC model is defined in Verilog AMS.
Model DAC didefinisikan dalam Verilog AMS.

Verilog A and AMS Simulation-.
Simulasi Verilog A dan AMS.

Read and write array from txt in Verilog.
Baca dan tulis array dari txt di Verilog.

At that time, many were using Verilog, hardware that was designed using FPGA.
Saat itu, banyak yang memakai Verilog, hardware yang didesain menggunakan FPGA.

The most common HDLs are VHDL and Verilog.
Namun yang paling sering digunakan adalah VHDL dan Verilog.

Enhanced and accelerated VHDL and Verilog simulation 10x times faster than in v9.
Simulasi VHDL dan Verilog yang ditingkatkan dan dipercepat 10 x kali lebih cepat daripada di v9.

The most common of which are VHDL and Verilog.
Namun yang paling sering digunakan adalah VHDL dan Verilog.

Of course digital components, including VHDL and Verilog components can also be added to circuits.
Tentu saja komponen digital, termasuk komponen VHDL dan Verilog juga dapat ditambahkan ke sirkuit.

The most common HDLs used today are VHDL and Verilog.
Namun yang paling sering digunakan adalah VHDL dan Verilog.

In TINA you can see the Verilog AMS code of the DAC model if you double-click the DAC macro and press the Enter Macro button.
Di TINA Anda dapat melihat kode AMS Verilog dari model DAC jika Anda mengklik dua kali makro DAC dan menekan tombol Enter Macro.

Spice model support in Verilog A designs.
Spice dukungan model dalam desain Verilog A.

The other widely used hardware description language is Verilog.
Bahasa deskripsi perangkat keras lainnya yang banyak digunakan adalah Verilog.

You can double click the VHDL or the Verilog macros and press Enter Macro to see the full details and edit the code if you wish.
Anda dapat mengklik dua kali VHDL atau makro Verilog dan tekan Enter Macro untuk melihat detail lengkap dan mengedit kode jika Anda ingin.

TINA also includes a powerful digital Verilog simulation engine.
TINA juga menyertakan mesin simulasi Verilog digital yang kuat.

The following circuit compares the same full adder circuit using VHDL and Verilog.
Sirkuit berikut membandingkan sirkuit adder penuh yang sama menggunakan VHDL dan Verilog.

In addition to Spice components TINA may also include Verilog A and Verilog AMS components.
Sebagai tambahannya Spice komponen TINA juga dapat mencakup komponen Verilog A dan Verilog AMS.

At the same time, Synopsys was marketing the top-down design methodology, using Verilog.
Pada saat itu yang sama, Synopsys memasarkan topdown desain metologinya, menggunakan Verilog.

Verilog was started initially as a proprietary hardware modeling language by Gateway Design Automation Inc. around 1984.
Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan mpdel perangkat keras Gateway Design Automation Inc sekitar tahun 1982.

The students will be able to know about the VHDL and Verilog program coding.
Para siswa akan dapat mengetahui tentang VHDL dan Verilog coding program.

As we observed earlier, Verilog-AMS is a derivative of the purely digital Verilog extended with the purely analog Verilog A and an interface for the connection of the analog and digital parts.
Seperti yang kami amati sebelumnya, Verilog-AMS adalah turunan dari Verilog digital murni yang diperluas dengan Verilog A murni analog dan antarmuka untuk koneksi bagian analog dan digital.

In this tutorial we are providing concept of MOS integrated circuits and coding of VHDL and Verilog language.
Dalam tutorial ini kami menyediakan konsep MOS sirkuit terpadu dan pengkodean VHDL dan bahasa Verilog.

We just want to show that in the first part shown above, the DA Verilog module converts the serial signal into an analog signal(VOUTA).
Kami hanya ingin menunjukkan bahwa pada bagian pertama yang ditunjukkan di atas, modul DA Verilog mengubah sinyal serial menjadi sinyal analog( VOUTA).

You can find more information on HDL circuit simulation in TINA at digital HDL simulation(VHDL and Verilog) at.
Anda dapat menemukan informasi lebih lanjut tentang simulasi rangkaian HDL di TINA di simulasi HDL digital( VHDL dan Verilog) di.

Without descending into a minute dissection of the differences between Verilog and VHDL one important advantage of VHDL is the ability to use multiple levels of model with different architectures.
Tanpa menurunkan kualitas tulisan dengan membahas perbedaan diantara VHDL dan Verilog, satu hal penting tentang keunggulan VHDL adalah kemampuannya untuk menggunakan gabungan level dari model yang memiliki arsitektur yang berbeda seperti ditunjukkan sebagai berikut.

Interestingly, test bench on the left side is written in VHDL which is an example of mixing different HDLs but here we will concentrate on the Verilog AMS macro on the right.
Menariknya, bangku tes di sisi kiri ditulis dalam VHDL yang merupakan contoh pencampuran HDL yang berbeda tetapi di sini kita akan berkonsentrasi pada makro Verilog AMS di sebelah kanan.

TINA can translate the Verilog models and the other digital components to synthesizable VHDL code and, using the Xilinx's Webpack software, you can generate the bit stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.
TINA dapat menerjemahkan model Verilog dan komponen digital lainnya ke kode VHDL yang dapat disintesis dan, menggunakan perangkat lunak Webpack Xilinx, Anda dapat membuat file bit stream yang menjelaskan implementasi desain dan kemudian mengunggahnya ke chip Xilinx FPGA.

At the end of the macro shown below(in TINA you can scroll down there), the DA module is called and the signal is smoothed by a simple opamp and an RC filter using Verilog A instructions.
Pada akhir makro yang ditunjukkan di bawah ini( di TINA Anda dapat menggulir ke sana), modul DA dipanggil dan sinyal dihaluskan dengan opamp sederhana dan filter RC menggunakan petunjuk Verilog A.